Encounter插入了时钟树后怎样反标注到DC进行STA？

irun2 · 发表于 2010-8-17 00:16:03

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如题，由于布图工具在插入时钟树后会修改物理设计（添加了缓冲器），当试图把详细布线之后提取的寄生电容，延时参数反标到DC时会提示找不到单元的警告，也就等于插入时钟树的相关信息在DC反映不了，进行后续的STA也失去了意义。
我知道Encounter内部也有建立和保持时间的分析功能，但相比起来远不及DC灵活和详细。想请教一下各位ASIC界的前辈，通常时钟树插入之后到DC进行时序分析这个流程是怎样的呢？而且到LVS的时候到底layout要与哪个schematic对比？与DC的原始综合网表肯定过不了，因为网表没有缓冲器等相关单元。但若与Encounter生成的网表对比好像是自己对比自己，困惑啊！

zh123456789 · 发表于 2010-8-17 11:13:03

.v spef

irun2 · 发表于 2010-8-17 22:20:57

2# zh123456789

你好，可以详细说明一下吗？

qingwatiaowu · 发表于 2010-8-20 09:57:57

提供布线后的网表和spef文件给PrimeTime做STA分析

kuyu200 · 发表于 2010-8-20 14:59:25

lvs时候肯定要用布线之后的网表, 只要保证你布线之后的网表和RTL的功能一致就没问题

liuguojia612 · 发表于 2010-8-20 21:30:28

4楼和5楼都说的很对
primetime是业界公认的做STA的签核工具，具有权威性；
lvs就是这么做的，提最终的网表然后和版图做对比。

dilyyao · 发表于 2010-9-16 13:57:57

zb8521 · 发表于 2010-9-22 01:57:23

用布局布线之后生成的verilog网表

irun2 · 发表于 2011-4-13 22:45:35

我现在知道了，用形式验证工具是最好的……

盗墓者 · 发表于 2011-4-20 14:58:07

学习。。。

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