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[求助] verilog中0与高阻(Z)相或结果是什么

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发表于 2010-7-27 18:00:54 | 显示全部楼层 |阅读模式

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知道的请告诉一下。先谢谢了!
 楼主| 发表于 2010-7-27 18:13:25 | 显示全部楼层
1# cosmo.wang
没有人能帮忙回答一下吗?
发表于 2010-7-27 18:30:59 | 显示全部楼层
...你可以编程试试
发表于 2010-7-27 18:35:22 | 显示全部楼层
一般编程中不会用到这种奇怪的逻辑吧,
发表于 2010-7-27 23:24:28 | 显示全部楼层
直接做个小模块一试就知道了
0与任何值都是0
发表于 2010-7-28 09:06:55 | 显示全部楼层
高阻吧
 楼主| 发表于 2010-7-28 15:38:00 | 显示全部楼层
6# jackiexiuyi 我也觉得应该是高阻,只是不太敢确定而已,谢谢了啊!
发表于 2010-7-29 23:01:36 | 显示全部楼层
理论上是Z态,但是需要看具体的硬件系统,毕竟绝大多数的FPGA/CPLD并没有高阻态这个结构
发表于 2010-7-31 07:02:37 | 显示全部楼层
在FPGA中是没有z的,
在FPGA中只会有0 还 1
只有在FPGA的端口才有可能有z,这是因为在端口会有上拉。
发表于 2010-8-1 13:30:44 | 显示全部楼层
在FPGA中是没有z的,
在FPGA中只会有0 还 1
只有在FPGA的端口才有可能有z,这是因为在端口会有上拉。
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