verilog中0与高阻（Z）相或结果是什么

cosmo.wang · 发表于 2010-7-27 18:00:54

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RT！
知道的请告诉一下。先谢谢了！

cosmo.wang · 发表于 2010-7-27 18:13:25

1# cosmo.wang
没有人能帮忙回答一下吗？

zhushentian · 发表于 2010-7-27 18:30:59

...你可以编程试试

zhushentian · 发表于 2010-7-27 18:35:22

一般编程中不会用到这种奇怪的逻辑吧，

索手锋芒 · 发表于 2010-7-27 23:24:28

直接做个小模块一试就知道了
0与任何值都是0

jackiexiuyi · 发表于 2010-7-28 09:06:55

高阻吧

cosmo.wang · 发表于 2010-7-28 15:38:00

6# jackiexiuyi 我也觉得应该是高阻，只是不太敢确定而已，谢谢了啊！

levin.lg · 发表于 2010-7-29 23:01:36

理论上是Z态，但是需要看具体的硬件系统，毕竟绝大多数的FPGA/CPLD并没有高阻态这个结构

chenhongyi · 发表于 2010-7-31 07:02:37

在FPGA中是没有z的，
在FPGA中只会有０　还　１
只有在FPGA的端口才有可能有z，这是因为在端口会有上拉。

bbchgd · 发表于 2010-8-1 13:30:44

在FPGA中是没有z的，
在FPGA中只会有０　还　１
只有在FPGA的端口才有可能有z，这是因为在端口会有上拉。

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