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本帖最后由 halibei 于 2010-6-16 14:32 编辑
目 录
前言
1 ......................................................... .......... 8
2 综合工具与代码风格
............................................ .......... 8
理解综合两个过程
2.1 ......................................... .......... 9
2.2 不同综合工具的性能
........................................ ......... 10
综合性能对 影响
2.3 Coding Style ................................. ......... 10
3 FPGA器件结构 VirtexII
....................................... ......... 10
器件结构对 的影响
3.1 Coding Style ................................ ......... 11
3.1.1 FPGA结构
........................................... ......... 11
结构
3.1.2 ASIC ............................................ ......... 11
3.1.3 Coding Style的对比
.................................... ......... 11
功能概述
3.2 VirtexII ........................................... ......... 12
3.3 结构概述
................................................. ......... 12
3.3.1 CLB ................................................ ......... 13
3.3.2 Slice
............................................... ......... 14
3.3.3 LUT ................................................ ......... 15
3.3.4 Shift Register LUT SRL
.............................. ......... 16
3.3.5 MUXFX ............................................. ......... 16
3.3.6 Carry Logic 和Arithmetic Logic Gates
....................... ......... 17
3.3.7 SOP ................................................ ......... 20
3.3.8 FFX/FFY
............................................ ......... 21
3.4 Memory .................................................. ......... 21
3.4.1 Distributed RAM
....................................... ......... 21
3.4.2 Block RAM .......................................... ......... 23
3.5 乘法器资源
............................................... ......... 25
3.6 IOB ..................................................... ......... 27
3.6.1 IOB结构
............................................. ......... 27
3.6.2 Select I/O ............................................ ......... 28
3.6.3 DCI
................................................ ......... 29
3.7 Clock Resource ............................................ ......... 29
3.7.1 Global Clock
.......................................... ......... 29
3.7.2 CLK MUX ........................................... ......... 30
3.7.3 DCM
............................................... ......... 32
补充说明
3.8 ................................................. ......... 33
3.8.1 LUT如何配置成组合逻辑电路 揭开 门数增加 逻辑级数未
变 但资源占用减少 速度更快 之谜 ......................... ......... 34
3.8.2 解剖Block SelectRAM内部结构
........................... ......... 35
设计技巧
4 ..................................................... ......... 37
4.1 合理选择加法电路
......................................... ......... 38
串行进位与超前进位
4.1.1 ................................... ......... 38
4.1.2 使用圆括号处理多个加法器
.............................. ......... 39
语句和 语句 速度与面积的关系
4.2IF Case .......................... ......... 40
4.3 减少关键路径的逻辑级数
.................................... ......... 41
通过等效电路 赋予关键路径最高优先级
4.3.1 ................... ......... 41
4.3.2 调整if语句中条件的先后次序
............................. ......... 42
合并 语句 提高设计速度
4.4 if ................................... ......... 43
4.5 资源共享
................................................. ......... 44
语句
4.5.1 if ............................................... ......... 44
4.5.2 loop语句
............................................. ......... 45
子表达式共享
4.5.3 ......................................... ......... 46
4.5.4 综合工具与资源共享
................................... ......... 46
流水线
4.6 Pipelining ....................................... ......... 47
4.7 组合逻辑和时序逻辑分离
.................................... ......... 49
利用电路的等价性 巧妙地 分配 延时
4.8 ....................... ......... 52
4.9 复制电路 减少扇出 fanout 提高设计速度
................... ......... 52
多路选择器与三态电路
4.10 ..................................... ......... 53
4.10.1 virtex以前的系列
..................................... ......... 53
系列
4.10.2 virtex ........................................... ......... 54
4.11 利用LUT四输入特点 指导电路设计
.......................... ......... 54
高效利用
4.12 IOB ............................................. ......... 55
4.13 Distributed RAM的使用
.................................... ......... 56
的使用
4.14 Block SelectRAM .................................... ......... 57
4.15 SRL的使用
.............................................. ......... 57
加 计数器
4.16 LFSR 1 .......................................... ......... 57
如何使用后端工具
.............................................. ......... 58
布局布线
5.1 ................................................. ......... 58
5.1.1 设计前期 设计方案阶段 对关键电路的处理
.............. ......... 58
布局布线策略 兼谈如何做第一次布局布线
5.1.2 ................. ......... 58
5.1.3 正确看待map之后的资源占用报告
......................... ......... 59
的作用
5.2 FPGA Editor ......................................... ......... 59
5.3 FloorPlanner的作用
......................................... ......... 59
的作用
5.4 TimingAnalyzer ...................................... ......... 60
综合运用
..................................................... ......... 60
可能成为关键路径的电路
6.1 .................................... ......... 60
6.2 如何提高芯片速度
......................................... ......... 60
引入放松约束 和
6.2.1 TIG False path Multi-Cycle-Path .......... ......... 60
6.2.2 对线延时比较大的net 设置Maxdelay和Maxskew
............. ......... 61
采用
6.2.3 BUFGS .......................................... ......... 61
6.2.4 基本设计技巧
......................................... ......... 61
专有资源的利用
6.2.5 ....................................... ......... 61
6.2.6 关键路径在同一个Module
.............................. ......... 61
关键路径单独综合 不与其它模块放在一起综合
6.2.7 .............. ......... 61
6.2.8 针对关键路径 进行位置约束
............................ ......... 61
迂回策略 降低非关键路径上的面积 为关键路径腾挪空间
6.2.9 ... ......... 61
6.3 如何降低芯片面积
......................................... ......... 61
6.3.1 Distributed RAM代替BlockRAM
........................... ......... 61
代替通道计数器
6.3.2 Distributed RAM .......................... ......... 61
6.3.3 专有资源的利用
....................................... ......... 62
基本设计技巧
6.3.4 ......................................... ......... 62
7 感谢
......................................................... ......... 62
表目录
表 的分布式 配置表
1 VirtexII RAM ................................. .......... 22
表2 VirtexII 的BlockRAM 分布表
................................. .......... 24
表 带奇偶校验位的 配置表
3 Block RAM .............................. .......... 25
表4 VirtexII 乘法器速度表 厂家数据
............................. .......... 27
表 的 分布表
5 VirtexII DCM ....................................... .......... 33
图目录
图1 使用二进制描述的Mux
....................................... .......... 9
图 使用内部三态线描述的
2 Mux .................................... .......... 9
图3 VirtexII 结构示意图
.......................................... ......... 13
图 的 结构示意图
4 VirtexII CLB ..................................... ......... 14
图5 SLICE结构示意图
........................................... ......... 14
图 的 结构图 上半部分
6 VirtexII Slice ............................. ......... 15
图7 SRL的移位链
............................................... ......... 16
图 的 连接图
8 VirtexII MUXFX ...................................... ......... 17
图9 进位链结构示意图
........................................... ......... 18
图 使用进位链实现加法器
10 ....................................... ......... 18
图11 使用进位链级联实现高速宽函数运算
............................ ......... 19
图 的两个独立进位链
12 VirtexII .................................... ......... 20
图13 VirtexII 的SOP 链
........................................... ......... 21
图 结构示意图
14 FFX/FFY ........................................ ......... 21
图15 单端口32x1 RAM
.......................................... ......... 22
图 双端口
16 16x1 RAM .......................................... ......... 23
图17 VirtexII 的Block RAM 分布规律
................................ ......... 24
图 模式
18 Write first ............................................. ......... 25
图19 Read first 模式
............................................. ......... 25
图 模式
20 No Change ............................................ ......... 25
图21 乘法器与Block RAM
........................................ ......... 26
图 的乘法器
22 XC2V40 ........................................... ......... 26
图23 乘法器块
................................................. ......... 26
图 的
24 VirtexII IOB .............................................. ......... 27
图25 VirtexII 的IOB中的DDR
...................................... ......... 28
图 的 实际结构
26 VirtexII IOB ...................................... ......... 28
图27 VirtexII 的Clock Pads
........................................ ......... 29
图 的时钟 顶部
28 VirtexII ...................................... ......... 30
图29 VirtexII 的时钟资源分布原理
.................................. ......... 30
fpga内部结构.rar
(1000.92 KB, 下载次数: 506 )
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发表于 2010-6-16 14:31:01
