菜鸟请教一个verilog问题

gn165625076

module ex4(a,b,c,d);
input a,b;
output [3:0]c,d;
reg [3:0]c,cc,d,dd;
begin
       c=4'b1111;
       d=4'b1111;
end
always @(negedge a)
begin
i      f (!b)  cc=cc+4'b1;   //阻塞赋值
      c=~cc;
end
always @(negedge a)
begin
      if(!b) dd<=dd+4'b1;   //非阻塞赋值
      d=~dd;
end
endmodule
实验结果信号d落后于信号c（正常的）



module ex4(a,b,c,d);
input a,b;
output [3:0]c,d;
reg [3:0]c,cc,d,dd;
initial
begin
       c=4'b1111;
       d=4'b1111;
end
always @(negedge a)
begin
       if (!b)  cc=cc+4'b1;
       c<=~cc;               //非阻塞赋值
end
always @(negedge a)
begin
       if(!b) dd<=dd+4'b1;  //非阻塞赋值
       d=~dd;
end
endmodule
实验结果信号d仍然落后于信号c
为什么呢？应该是将~cc的上个时钟信号赋给c才对啊


module ex4(a,b,c,d);
input a,b;
output [3:0]c,d;
reg [3:0]c,cc,d,dd;
initial
begin
       cc=4'b0;
       dd=4'b0;
       c=~cc;
       d=~dd;
end
always @(negedge a)
begin
       if (!b)
       begin  
              cc=cc+4'b1;
              c<=~cc;
       end
end
always @(negedge a)
begin
       if(!b)
       begin
              dd<=dd+4'b1;
              d=~dd;
       end
end
endmodule
实验结果为信号d落后于信号c
还是搞不懂

seanxu2008

问题出在cc上面

gn165625076

难道是在执行时cc的上一个值没有存？

madioo

好久没看过Verilog代码了

还是得抽空好好复习下

rayking

高手云集 小弟来学习了

0611002179

always语句中最好都使用非阻塞赋值语句，呵呵

xiaonie

hehe ,asdfsad啊1111111

hiyoun

第一个很容易理解呀，阻塞是比非阻塞快一拍，至于后三个，具体看波形理解吧

jinbo_alty

你代码的风格实在不敢恭维啊~~
养成好的代码风格对自己理解，调试，找错很有帮助，也方便别人给你找错。
你这样的代码虽然很短，看着就头疼，我大致看了一下，不知道是不是你对这两种写法的理解有问题：
always @(negedge a)
begin
       if (!b)  cc=cc+4'b1;
       c<=~cc;               //非阻塞赋值
end
、、、、、、、、、、、、、、、、、、、、
和下面的：
always @(negedge a)
begin
       if(!b)
       begin
              dd<=dd+4'b1;
              d=~dd;
       end
end

、、、、、、、、、、、、、、、、、、、、、
两个的差别还是很大的。不知道有没有说中。（没有认真的去看你的代码，我头疼。）