我做的两个60MHz32位浮点加法器（VHDL）下载

mrfish616 · 发表于 2005-11-29 03:48:52

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最近参考国外某些文献，用VHDL写了2个浮点加法器，一个是2'S-COMPLEMENT的，一个是SIGN-MAGNITUDE的（就是IEEE标准32位浮点格式）。用QUARTUS 5.1综合和编译效果如下：
2'S-COMPLEMENT的：
器件：STRATIX II －EP2S15F484C3
CRITICAL PATH：大约20.5ns
Total ALUTs: 710个
SIGN-MAGNITUDE的：
器件：STRATIX II －EP2S15F484C3
CRITICAL PATH：大约17ns
Total ALUTs: 708个
文件里面有所有的VHDL代码，加上顶层文件的BLOCK DIAGRAM，顶层的VHDL文件是根据这个图自动生成方便用MODELSIM仿真的。
2个加法器的综合和编译的侧重在速度上，前者时序约束TPD＝25ns，后者TPD＝20ns, 在SETTING里面和TIMMING OPTIMIZATION ADVISOR里面都选取了优化速度的选项。两者都不是流水线设计，但是可以根据需要改成流水线的机构。
希望大家下载之后，喜欢的可以用，不喜欢的可以改，看看是否能够达到更快的效果，并把意见写上来。

mrfish616 · 发表于 2005-11-29 03:49:59

LBSALE[5]LBSALE[这个贴子最后由mrfish616在 2005/11/29 03:54am 第 2 次编辑]

2'S COMPLEMENT的：

mrfish616 · 发表于 2005-11-29 03:52:22

LBSALE[5]LBSALESIGN-MAGNITUDE的：

heavy · 发表于 2007-10-30 10:42:07

。。。。。。。

heavy · 发表于 2007-10-30 10:44:20

。。。。。。。。。。。

jialeixiaoxin · 发表于 2008-4-4 00:20:33

谢谢分享！！！！！！！！！

我看不到附件啊？？？
怎么回事

楼主发给我行么？
jialeixiaoxin@hotmail.com

[ 本帖最后由 jialeixiaoxin 于 2008-4-4 00:21 编辑 ]

homkee123 · 发表于 2008-4-7 11:05:40

可惜没钱了

homkee123 · 发表于 2008-4-7 11:07:14

请问有没有verilog实现的代码啊？

andy116090 · 发表于 2008-5-13 01:31:32

好东西啊

andy116090 · 发表于 2008-5-13 01:33:09

看看啊

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