xilinx的除法器不能一个时钟周期得到结果？

chit_wps · 发表于 2009-12-10 17:20:25

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最近在把一个CycloneII上的设计移植到Xilinx片子上
发现xilinx生成的除法器IP怎么要N个周期才能得到结果？
Altera的是可选的，最小的一个周期就可以得到结果啊
这相差也太大了吧没法移植了

loveineda · 发表于 2009-12-11 08:09:21

是你还不会用工具吧，朋友，见下图

loveineda · 发表于 2009-12-11 08:11:11

clock per division选项难道不是？？？？
要么就是你用modelsim仿真不正确，数错了

loveineda · 发表于 2009-12-11 08:12:42

clock per division选项难道不是？？？？要么就是你用modelsim仿真不正确，数错了

chit_wps · 发表于 2009-12-11 08:29:07

那个latency的意思是不是每次除法结果要延迟20个周期才出来？

zhoukkkkbin · 发表于 2010-1-6 19:53:11

2# loveineda
在使用ISE的时候，发现有两个可以生产乘法器的核，请问该选哪种啊？
谢了。

lennon0071 · 发表于 2010-1-6 23:42:39

又学了一手。。。。。。。

zhouskill · 发表于 2010-1-8 13:32:39

不错，了解了

dspmimo · 发表于 2010-1-9 20:01:29

一个时钟出一个数没有问题, 我用过, 不过延时肯定不会是一个时钟周期, 跟参与除法的数据位数有关系.
乘法器的话, 最简单的就是直接在程序中用 * 就可以了, 如果要用核, 可以选用DSP48E来实现(不占slice资源)

travis250 · 发表于 2011-4-7 19:32:50

我想问一下 1# 你的除法器是不是已经弄出来了啊只有一个时钟延迟输出数据！
我做的也一样都是在被除数的位数 + 2 个时钟才输出第一个数据啊

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