流水线用verilog代码怎么编？

we1222

在几个模块加入流水线，用verilog代码怎么编？

[ 本帖最后由 we1222 于 2008-11-11 15:15 编辑 ]

yel27

流水线操作的前提是该操作从输入到输出无需在一个时钟周期内完成。所以通过将组合逻辑用寄存器分割成多个流水步骤可以降低时序要求。
网上有很多例子

weed637

楼上说的有理

leilimoon

网上这种例子很多

gmj888

wsnzou

我也在写。多交流哟。
zoudingjie@126.com

MOSFET

运算中加入存储

wqy1985

加上寄存器

xmufish

如果不用流水线：
module top(a,b,c,d,clk)
input a,b,c;
input clk;
output d;
assign d=a+b+c;
endmodule
用流水线：
module top(a,b,c,d,clk)
input a,b,c;
input clk;
output d;
reg step0,step1;
always @ (posedge clk)
begin
    step0<=a+b;
    step1<=step0+c;
end
assign d=step1;
endmodule
大概这样吧

hwj121891

实际上就是要在组合逻辑中插入D触发器。