[讨论]关于亚稳态的避免

li9311 · 发表于 2006-11-23 23:37:50

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前后两级寄存器如果采用的是不同时钟，在没有握手信号的情况下，一般都会产生亚稳态问题。很多的讨论中多是在后级增加以及寄存器延时来同步，但并不能消除亚稳态的存在。在设计中怎么来避免亚稳态的出现呢？
如果前端是高速打入的一次有效的数据，那么亚稳态出现的几率要小的多（只有当后级的时钟沿跟前级的时钟沿几乎对其的时候才会发生）。如果前级是慢速时钟，后级是高速时钟，这种几率就高很多了。不管怎么样，这两种情况产生的亚稳态都会对我们的设计带来很大的损害，造成系统的可靠性降低，怎么来避免呢？

atuhappy · 发表于 2006-11-23 23:44:45

我还不知道更好的办法

繁星 · 发表于 2006-11-24 21:01:57

共同进步！！

neterror · 发表于 2006-11-25 13:35:59

如果不能同步的话建议使用外挂缓存!

vlog · 发表于 2006-11-25 14:00:52

怎么外挂缓存，用ＦＩＦＯ吗

li9311 · 发表于 2006-11-26 00:31:25

能详细点吗？

huxinhuwei · 发表于 2006-11-26 12:36:32

我自己也不是蛮清楚。正在学习当中。

alenww · 发表于 2006-11-27 14:51:14

这分两种情况：
1。一位脉冲信号时，一般的情况下是使用两级触发器同步，用这种方法来处理脉冲宽度大于时钟宽度的情况一般可行。对于脉冲信号宽度小于时钟宽度时，使用上述方法则会很有可能产生亚稳态，我认为可以将脉冲信号展宽之后再处理；
2。多位数据流信号时，可以使用异步fifo或是使用握手信号同步；

这些处理方式虽说不能完全避免亚稳态，但在实际操作中应该可以应付，如果说是完全避免的话，还要针对具体情况再做分析。
个人的一点看法，还请各位大牛们指正！

zzutjutang · 发表于 2006-11-28 00:52:23

信号同步的目的是防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。简单的同步器由两个触发器串联而成，中间没有其它组合电路。这种设计可以保证后面的触发器获得前一个触发器输出时，前一个触发器已退出了亚稳态，并且输出已稳定。设计中要注意将两个触发器放得尽可能近，以确保两者间有最小的时滞(clock skew)。

chercules · 发表于 2006-11-28 06:15:08

一般情况下，FIFO最有效

如果串两个触发器在一起，两触发器用不同的时钟，还是不能保证不出问题

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