Synopsys已经宣布了SystemC是末路黄花

hpsun

systemverilog不过是verilog的一个扩展罢了，和verilog-A差不多的性质

老扁

俺的感觉，谁要强行推行一个东西肯定是不可能的。
以俺的经验来看，HDL语言的服务对象应该首要是硬件设计者，其次一定要考虑软硬件联合设计。所以从verilog出发，在里面加入软件性质的类型和语法，是以硬为主兼容软件的一个很好的思路。
俺们以前做过一个设计方法学的探索，让软件人员按照我们给定的格式去写C，然后用一个自己开发的转换软件，把C转换到Verilog，这样也能直接满足系统设计和硬件设计的两重要求。
SystemVerilog也就是这个思路：硬件语言兼容C。

fwang

先用高级语言（比如C语言）进行设计，再转为硬件描述语言的设计在很多场合，特别是软硬件协同设计时都在用
因为毕竟软件工程师对硬件的东西知道太少，而C语言对于软件和硬件工程师都是熟悉的，而且Verilog本身就是从C中脱胎而来，所以将C语言的描述转为Verilog的手段不失为一个好方法
计算所的龙芯最早就是胡伟武老师写的一个C的仿真器，后来转为Verilog的
其实现在在硬件设计领域有一个东西一直比较热，就是将软件算法硬件化，有过经历的兄弟们都知道将一个好的算法用硬件描述语言实现是多么痛苦 现在很有一些人在研究类高级语言的硬件描述语言以提高描述的抽象层次，SystemC就是其中之一，其它的类C的还有SAC，HandelC，StreamsC等等，但遗憾的是除了SystemC成为标准以外，其它的都还不太成熟。
本人一直很看好高级语言描述这条路，因为我在最开始学习硬件设计时是非常痛苦的，到现在也还有“后遗症”

hp.sun

下面引用由greatrebel在 2004/04/12 04:25am 发表的内容：
现在支持systemverilog的仿真器和编译器多吗？

ModelSim好像可以

hp.sun

下面引用由老扁在 2004/04/08 11:47pm 发表的内容：
强烈建议大家尽快熟悉verilog2001和systemverilog！

好像现在对Verilog2001中的generate语句的综合现在还不行。前几天遇到这个问题，后来不得不用高级语言写程序去生成verilog文件。不过自己生成的verilog文件居然综合起来比相应的vhdl程序效果还好

一声叹息

下面引用由hp.sun在 2004/04/13 10:24am 发表的内容：
ModelSim好像可以

好像并不完全支持。

老扁

目前在VCS7.1以上已经可以支持systemverilog的assertion，这个对verification来说非常有效率，可以减少很多靠检查波型来查问题的工作。

gaopeng828

那么vhdl呢，觉得systemverilog的里面的许多的概念在vhdl也有，例如assertion，
扩展的数据类型等等，那我为什么不直接使用vhdl呢？

bravelu

VHDL才是真正的末路黄花，但是它还是有些优点，例如强数据类型，这些东西将在下一代语言中得以继承。

老扁

Verilog 2001和systemverilog就是取长补短发展起来的。
所以VHDL的末日真的就要来临了。