多款芯片联合系统仿真，该怎么处理同名模块编译呢

贪睡龙

我了解到可以通过config endconfig块指定instance采用特定.v，但是我试了:
topconfig.sv
config top config;
        design tb_top;
        instance tb_top....clk_div_inst  use  /home/..../a/clk_div_inst.v
        instance tb_top....clk_div_inst  use  /home/..../b/clk_div_inst.v
endconfig

编译无法通过，只能使用
        instance tb_top....clk_div_inst  use  clk_div_inst
        instance tb_top....clk_div_inst  use  clk_div_inst
但这样就只能用同一个clk_div_inst模块
topconfig.sv也不能`include "/home/..../a/clk_div_inst.v",那我应该如何处理呢，
还是说有其他方法，求助

贪睡龙

目前我的rtl文件都是通过vcs -F 吃进来的，不太好改成vlogan

etomaster

需要使用libmap

贪睡龙

   

etomaster 发表于 2025-12-12 11:06
需要使用libmap

library lib0 /.../clk_1/clk_div.v
library lib1 /.../clk_2/clk_div.v
config top_config;
        design tb_top;
        default liblist  lib0 lib1;
        instance tb_top.....u_clk_div.v   use lib0.clk_div;
        instance tb_top.... u_clk_div.v   use lib1.clk_div;
endconfig

-libmap config.sv
我这样改可以吗，elab过程好像只有1个生效了