设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜全文

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › innovus导入virtuoso后的netlist与layout的问题

返回列表发新帖

查看: 239|回复: 6

[求助] innovus导入virtuoso后的netlist与layout的问题

发表于 2025-12-3 16:43:03 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

如图所示，netlist里，刚进去看到整体的schematic还是对的，但e进去一个元件后就长这个样子，按F也看不到任何mos管，然后layout里进入和图里一样，然后shift+f后就啥都没了，但鼠标放上去悬浮的话还是可以看到黄色框框代表原来上面的东西的，请问这是什么情况呀，是innovus导出的时候出问题了还是virutuoso导入的时候有问题，大四学生自学数字后端，请各位大佬们赐教

进入schematic一元件里后的样子.png

shift f后的layout.png

回复

使用道具举报

发表于 2025-12-3 17:05:40 | 显示全部楼层

导出gds的时候merge了吗

回复支持反对

使用道具举报

楼主| 发表于 2025-12-3 18:48:33 | 显示全部楼层

zhengluemeng 发表于 2025-12-3 17:05
导出gds的时候merge了吗

如图，应该是设置了，请问是merge文件的问题吗

导出gds的时候的设置.png

回复支持反对

使用道具举报

发表于 2025-12-5 15:27:15 | 显示全部楼层

如果merge_stdcell.gds啦，那就是在virtuoso里建的库没有link到pdk；大概率是导入的问题

回复支持反对

使用道具举报

楼主| 发表于 2025-12-6 11:21:05 | 显示全部楼层

jinfeier 发表于 2025-12-5 15:27
如果merge_stdcell.gds啦，那就是在virtuoso里建的库没有link到pdk；大概率是导入的问题 ...

请问是导入netlist还是layout时候的问题呀，还是可能两个都有问题

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2025-12-8 10:12:49 | 显示全部楼层

Culoser 发表于 2025-12-6 11:21
请问是导入netlist还是layout时候的问题呀，还是可能两个都有问题

首先版图肯定是没有link到stdcell呢，你导入netlist的界面再看看

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

楼主| 发表于 2025-12-9 10:46:31 | 显示全部楼层

jinfeier 发表于 2025-12-8 10:12
首先版图肯定是没有link到stdcell呢，你导入netlist的界面再看看

导入netlist和layout时候的设置是这个样子的，都是跟学长留下来的资料走的，是不是我有哪里搞得不对呀

netlist以Verilog形式导入.png

导入layout的设置.png

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

返回列表发新帖

关闭

站长推荐 /2

X

手机版| 小黑屋| 关于我们| 联系我们| 用户协议&隐私声明| 版权投诉通道| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-12-25 20:25 , Processed in 0.018640 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表