求助：synopsys DC怎么实现查找表？

zhaozhenyu24 · 发表于 2025-11-11 11:27:36

本人在这个方向上纯新手，想基于DC实现一个4位输入，4位控制，输出4位的查找表，但是实现之后发现面积仅有0.196，下图是gui中我的current_design,请教一下各位大神哪里可能有问题？

登录/注册后可看大图

工艺库是网上找的tsmc 28nm

ilmkduse · 发表于 2025-11-11 14:37:51

本帖最后由 ilmkduse 于 2025-11-11 14:40 编辑

看起来这个是优化完了。输出四位直接绑的0。不如把你代码仿真一下看看。
换句话说，就是输出和你输入的无关了。

zn1884683 · 发表于 2025-11-11 15:56:05

大概率design有问题，真实情况仿真检查一下

zhaozhenyu24 · 发表于 2025-11-12 20:52:41

zn1884683 发表于 2025-11-11 15:56
大概率design有问题，真实情况仿真检查一下

我verilog代码写的简单，就是直接赋值的LUT，仿真能够PASS

li8664228 · 发表于 2025-11-13 11:09:11

代码发出来学习下呗

zn1884683 · 发表于 2025-11-13 14:05:59

zhaozhenyu24 发表于 2025-11-12 20:52
我verilog代码写的简单，就是直接赋值的LUT，仿真能够PASS

方便看一下代码嘛？另外sdc有没有case_analysis的设定？

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