应用于CPPLL的DTC资料

llllll123

   

亻可白 发表于 2025-10-29 10:35
第一，你pmos的尺寸仅需要能够驱动cdac的值即可
第二，dtc输入信号的占空比由你输入信号和buffer来决定， ...

佬，对于第一点，不理解什么叫能够驱动cdac的pmos尺寸，怎么才叫能够驱动呢。对于第三点，我是不是可以理解为先不用DTC让PLL锁定，锁定后在启动DTC，因为DTC的delay time 是很小的，DTC不会让ref clk和feedback clk的相位差超过pai。

亻可白

   

llllll123 发表于 2025-10-29 10:53
佬，对于第一点，不理解什么叫能够驱动cdac的pmos尺寸，怎么才叫能够驱动呢。对于第三点，我是不是可以理 ...

充电过程可以等效为一个电流源对电容充电，pmos尺寸要确保上升沿tr要不会过度失真影响到后级电路工作，比如100ps 200ps。在pll开始工作时，dtc一同开启，这是一个动态的实时校准，pll锁定以后再开启会破坏锁定的状态，增加lms最终稳定的时间。只要你pfd的传递函数曲线是正负相位单调的增益就不影响，最后稳定时需要考虑你dtc的分辨率是否足够高，使得pfd2个输入的相位差落在这个区间，否则量化噪声依然会混叠到带内，使得lms校准作用大打折扣。

llllll123

   

亻可白 发表于 2025-10-29 11:36
充电过程可以等效为一个电流源对电容充电，pmos尺寸要确保上升沿tr要不会过度失真影响到后级电路工作，比 ...

请问大佬有关于DTC位数和分辨率该如何计算的资料吗

亻可白

   

llllll123 发表于 2025-10-29 16:29
请问大佬有关于DTC位数和分辨率该如何计算的资料吗

我也没有见到过。不过这是一个工程性问题，而非严格的数学推导，我是以工程应用的角度给出一个见解。不同的架构应用场景等对pll spec的要求都有所不同，不同的designer对同一个电路设计也有不同的偏好，它没有一个绝对的答案。在没有任何校准的前提下，实现一个12bit dtc就差不多是电容工艺的边缘，再往上增加dnl和inl都会恶化，抹平dtc高分辨带来的优势。可以考虑这么一个情况，在总dr不变的前提下，将lsb的值降低，dtc位数提高，lms抵消量化噪声的有效性是先上升后下降的趋势，也就是一个开口向下的抛物线，工程师在设计工程中需要确定的就是，在当前的应用场景下，探寻到怎样的一个边界范围内可以满足性能要求，这是一群答案，具体的方法我已在前文中提到。

llllll123

   

亻可白 发表于 2025-10-29 22:48
我也没有见到过。不过这是一个工程性问题，而非严格的数学推导，我是以工程应用的角度给出一个见解。不同 ...

好的好的，感谢大佬的回复，我去找找更多的关于DTC的资料学习一下。才接触这个不久，很多东西都不是很明白。