应用于CPPLL的DTC资料

llllll123

各位大佬，小弟正在做一个小数分频的CP-PLL，准备使用DTC对小数分频产生的量化误差进行抑制，但是这方面的资料好少，恳请各位大佬分享一些相关的资料。

llllll123

                               
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还有一些关于DTC的疑惑，图中加入了一个电阻，这个电阻是加在nmos一侧的，但是我看见还有加载pmos一侧的，文章中的解释都是为了减小噪声，提高线性度。那么这两种方式有什么区别呢？或者说可不可以加两个电阻，充放电都是一个RC回路，而不是加一个电阻，只有充电是RC或者只有放电是RC。

亻可白

这一篇以及相关引用这篇的可以看下

llllll123

   

亻可白 发表于 2025-10-27 15:32
这一篇以及相关引用这篇的可以看下

thanks

llllll123

   

亻可白 发表于 2025-10-27 15:32
这一篇以及相关引用这篇的可以看下

大佬，可以和你交流一下关于DTC的问题吗

亻可白

   

llllll123 发表于 2025-10-27 17:14
大佬，可以和你交流一下关于DTC的问题吗

可以的，欢迎一起讨论

llllll123

   

亻可白 发表于 2025-10-27 20:16
可以的，欢迎一起讨论

                               
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大佬，目前我准备做这样的DTC，通过调节负载电容来调节延迟时间，我目前有几个问题：1，电阻的添加位置，和为什么要添加电阻（我认为是为了形成一个RC放电回路，使得延迟时间可靠一点，但是为啥不在PMOS一侧也加入一个电阻形成一个RC充电回路呢？）2，DTC的单位延迟时间如何确定（刚刚接触DTC，见谅）。

亻可白

   

llllll123 发表于 2025-10-28 08:56
大佬，目前我准备做这样的DTC，通过调节负载电容来调节延迟时间，我目前有几个问题：1，电阻的添加位置， ...

1、电阻添加的位置和你利用dtc的哪个边沿有关，你只用到上升沿就在pmos端加，用到下降沿就在nmos端，增加电阻的目的是提高线性度和降低闪烁噪声，以图中所示为例，在nmos端增加电阻以后会使得放电能力和nmos尺寸无关，注意控制RC的比例，R过大会引入过多热噪声，并导致cdac版图匹配困难；一般来说仅利用到dtc的一个边沿，所以仅在一边加，增加额外的电阻会恶化噪声以及面积
2、dtc的分辨率直接关系到你量化噪声消除的有效程度，这个需要在你整体环路建模过程中，根据你dsm的阶数以及vco的周期来确定。考虑到dtc的线性度，位数不会过高，所以你dtc的整体delay range要在所有corner下能够覆盖到你n倍vco的周期。最高到4*TVCO，再根据你dtc的位数计算就得到了dtc的最小lsb。

llllll123

   

亻可白 发表于 2025-10-28 19:42
1、电阻添加的位置和你利用dtc的哪个边沿有关，你只用到上升沿就在pmos端加，用到下降沿就在nmos端，增加 ...

大佬，如果说像图中一样在nmos一侧加入电阻，电容阵列放电的时间被时间常数RC确定了，且与nmos尺寸无关，那么我们还是要设计一个很大的pmos尺寸在快速为电容阵列充电哈。但是这样的话改变了dtc输入输出信号的占空比，会对后续PFD造成影响吧？？？我老师让我把PFD做成非线性PFD。非线性PFD的鉴相曲线是这样的

亻可白

   

llllll123 发表于 2025-10-29 09:47
大佬，如果说像图中一样在nmos一侧加入电阻，电容阵列放电的时间被时间常数RC确定了，且与nmos尺寸无关， ...

第一，你pmos的尺寸仅需要能够驱动cdac的值即可
第二，dtc输入信号的占空比由你输入信号和buffer来决定，不会被影响；输出信号的占空比是会被dtc所影响
第三，pfd仅仅是对单边沿敏感的，这也是为什么dtc可以仅在pmos或者nmos端添加电阻的原因，非线性pfd需要考虑是你ref clk和feedback clk之间的相位关系是否在你这个pfd的线性区间以内