verilog or chisel？

完颜汗

做个FPGA项目，verilog改几个参数直接全量返工，门一多又臭又长。chisel一句代码就可以搞定参数化，验证时间减少一半。服了，verilog这种清朝语言早晚挂掉

轩辕志瑜

verilog不管咋样还是芯片研发的汇编语言，不管芯片开发的高级语言发展的再好最终都是的要转换成verilog去综合。除非那天能做到高级语言直接综合否则verilog还是会存在的。