小白提问：分不清前仿、后仿、形式验证、IC验证

Darnew

请问前仿、后仿、形式验证是包括在IC验证里面吗？
IC验证还包括啥，为啥学校课里面没讲过IC验证UVM等，只听过功能仿真？

Masonlq

前仿：一般是不带物理延迟信息的网表网表仿真；后仿：加入物理器件的延迟，RC信息的比较接近物理实现的仿真；形式验证：一般应用验证RTL和DC网表的前后实现一致性

Masonlq

这种基础问题，直接问deepseek就可以啊，哈哈

Darnew

   

Masonlq 发表于 2025-10-20 11:00
前仿：一般是不带物理延迟信息的网表网表仿真；后仿：加入物理器件的延迟，RC信息的比较接近物理实现的仿真 ...

谢谢，那IC验证是不是要包括这些并且更多？我看还需要UVM啥的，课上都没讲过欸，奇怪

在学DFT的时候把这些搞混了，这个也测试那个也测试的。所以DFT是为了解决制造后可能出现的缺陷，IC验证是解决设计中功能的缺陷嘛？

Masonlq

   

Darnew 发表于 2025-10-20 14:38
谢谢，那IC验证是不是要包括这些并且更多？我看还需要UVM啥的，课上都没讲过欸，奇怪

在学DFT的时候把这 ...

感觉是这样的

kk2009

前仿和后仿都是功能验证。
UVM是验证的方法学，是功能验证的实现方式，没有UVM之前，testbench都是用verilog写的，UVM出来后，testbench都是采用UVM了（这个一般都是有专门的验证团队才会采用）。也就是说前仿和后仿都可以采用UVM来搭建验证环境。

形式验证：一般都不是验证工程师跑的。

DFT的验证是非常简单的，与功能无关，不需要自己构建测试用例，ATPG完了所有的都是现成的。
DFT的设计是比较复杂。

saipolo

   

kk2009 发表于 2025-10-20 17:27
前仿和后仿都是功能验证。
UVM是验证的方法学，是功能验证的实现方式，没有UVM之前，testbench都是用verilo ...

没有UVM前，做验证的方法学，语言，途径可多了。老的有用Verilog搭建testbench的，有用SystemC搭建testbench的，有用Specman-e搭建testbench的，有用Vera搭建testbench的，当然更多的是用SystemVerilog搭建testbench的，而基于SystemVerilog的方法学有VMM和OVM等，基于Vera的方法学有RVM等，基于SystemVerilog的UVM开始大规模应用也就十多年时间而已，而在基于SystemVerilog的UVM之前还有Cadence公司主导的基于SyetmC的UVM。