IO处guard ring的DRC报错

lxldhr

跑TOPdrc的时候经常会报guard ring不完整或者是没有double guard ring的问题，查看了公司项目，IO处不管是GGPMOS还是NDIO或者是PDIO，这些报错都是waive掉的，不过这些ESD器件和内部的管子距离都是30um以上的，芯片ESD性能也没有问题，想听大家对IO处guard ring报错的看法。

maomao198477

都流片测试过了，还怕咋

有些懒的二虎

防闩锁latch up的规则

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maomao198477 发表于 2025-10-16 16:53
都流片测试过了，还怕咋

是这样，就像双环的问题，我们这边项目基本都没有nwell的那个环，p+的环会多加一点。

lxldhr

   

有些懒的二虎 发表于 2025-10-16 16:56
防闩锁latch up的规则

我们内部器件或者是ESDPMOS和ESDNMOS，以及不同组的PDIO和NDIO距离都卡30um以上，距离够了LU就都waive了

发财发财

guard ring不完整是因为四周环不是一个封闭的guard ring，double guard ring是因为IO处基本都是一层Nring和一层Pring同时存在，也是为了防止latchup，这种问题肯定不会影响ESD的性能，但是会增加latchup 的风险。

lxldhr

   

发财发财 发表于 2025-10-17 09:30
guard ring不完整是因为四周环不是一个封闭的guard ring，double guard ring是因为IO处基本都是一层Nring和 ...

明白了，我们这边画的ring会在esd靠近sealring的一侧没有完整的guard ring，还有一种情况是esd器件附近，会加对应的mos电容，举个例子，esdpmos附近会加很多pmos的decap电容，这个电容的最高电位不一定和旁边ggpmos的最高电位相同，但是不管一样还是不一样，decappmos的nw都是与esd器件独立的，并且decap电容和ggpmos之间会有p+guard ring。我理解的是这样做也有类似double guard ring 的防护作用。不知道理解的有没有问题。