求助：跑LVS报错

anhuijxa

具体报错如下：

LAYOUT NAME                                               SOURCE NAME
---------------------------------------------------------------------------------------------------------
M40(25.975,4.105) MP(P18)                                 ** no similar instance **
D: 14                                                     ** net4 **
G: A                                                      ** A **
S: VDD                                                    ** VDD **
B: VDD                                                    ** VDD **

X100000000000044(25.975,0.055) #sdw2v                     ** no similar logic **
M18(25.975,0.055) MN(N18)                                 ** no similar instance **
M19(26.775,0.055) MN(N18)                                 ** no similar instance **

---------------------------------------------------------------------------------------------------------
** no similar logic **                                 X200000000000055 #nand2v
** no similar instance **                                 XI1/MNM1 MN(N18)
** no similar instance **                                 XI1/MNM0 MN(N18)
** no similar instance **                                 XI1/MPM1 MP(P18)
** no similar instance **                                 XI1/MPM0 MP(P18)

---------------------------------------------------------------------------------------------------------

报错集中在该NAND，其他两个NAND和其他子模块无报错，连线没检查出问题，单个子模块过了DRC和LVS，整体也过了DRC。

求各位大佬帮忙帮忙，除了在aether，在calibre里面有没有类似的经验，感谢感谢

zhj873334527

连线没问题可以看看DRC，可能是某些层次影响了器件的识别

xxelement

这是啥验证工具？看报告是管子没认出来

Cheney聪

先跑drc，如果drc没有问题还是有可能连线有错的，看着报错有点乱呢，显示版图中有pmos电路中没有，电路中有nand版图中没有

Cheney聪

   

xxelement 发表于 2025-10-15 11:20
这是啥验证工具？看报告是管子没认出来

这是华大的软件aether

xxelement

   

Cheney聪 发表于 2025-10-15 13:18
这是华大的软件aether

谢谢，这个还没用过

23345

看着像是布线有问题，可以点亮这个器件的各个端口看下

ad184908822

检查一下原理图

anhuijxa

--------------------------- CELL COMPARISON RESULTS ( TOP LEVEL ) ---------------------------

                      --------------------------------------------------

                        #####    ###    #####   #                       
                        #       #   #     #     #                       
                        #       #   #     #     #                       
                        ####    #####     #     #                 FAIL  
                        #       #   #     #     #                       
                        #       #   #     #     #                       
                        #       #   #   #####   #####                  

                      --------------------------------------------------

LAYOUT CELL NAME=full_adder
SOURCE CELL NAME=full_adder


--------------------------------- HCELL ERRORS AND WARNINGS ---------------------------------

  Error:    Numbers of instances not equal.


===================================== OBJECT STATISTICS =====================================

o Before Transform
------------------

                Layout          Source         Component Type
                ------          ------         --------------
Ports:                    7               7

Nets:                    27              27

Instances:               22              22         MN (4 pins) (D S) G B
                          22              22         MP (4 pins) (D S) G B
                      ------          ------
Total Inst:              44              44


o After Transform
-----------------

                Layout          Source         Component Type
                ------          ------         --------------
Ports:                    7               7

Nets:                    18              18

Instances:                1               0    *    MP (4 pins) (D S) G B
                           4               4         #invv (4 pins)
                           1               0    *    #sdw2v (4 pins)
                           8               9    *    #nand2v (5 pins)
                      ------          ------
Total Inst:              14              13
       * = Object numbers are different.


============================== INFORMATION AND WARNINGS =====================================

                  Matched    Matched    Unmatched    Unmatched    Component
                   Layout     Source       Layout       Source    Type
                  -------    -------    ---------    ---------    ---------
   Ports:               7          7            0            0

   Nets:               18         18            0            0

   Instances:           0          0            1            0    MP(P18)
                        4          4            0            0    #invv
                        0          0            1            0    #sdw2v
                        8          8            0            1    #nand2v
                  -------    -------    ---------    ---------
   Total Inst:         12         12            2            1


o Statistic Data:

    2 layout mos transistors were merged to 1.
      1 mos transistor was deleted by parallel mergence.


o Initial Matching Nets And Instances:

   Ports:        A B C0 C1 S VDD VSS
各位大佬，小弟这个报错的器件是自己画的版图然后调用的，三个器件只有第二个有问题，不知道这些操作有什么可能会出错导致问题的地方。谢谢了