dc综合怎么混合编译verilog和sverilog

刺客无痕 · 发表于 6 天前

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求助大佬们，dc综合怎么混合编译verilog和sverilog，目前用analyze不指定format，会报.sv中interface声明中#有语法错误，这个是误报吧？

zero_0 · 发表于 6 天前

verilog是sverilog的子集，format指定sv就行了，或者不指定format用autoread

EzraZ · 发表于 6 天前

解决了吗请问

刺客无痕 · 发表于 6 天前

zero_0 发表于 2025-10-14 11:35
verilog是sverilog的子集，format指定sv就行了，或者不指定format用autoread

前面就是不指定format用autoread，但会报.sv文件有语法错误，单独读入这个ip的.sv文件是不报错的，所以怀疑是不指定format导致dc识别不了？

刺客无痕 · 发表于 6 天前

EzraZ 发表于 2025-10-14 14:49
解决了吗请问

目前用analyze -f sverilog $sv_file，analyze -f verilog $v_file，分开读入，不会报错

zero_0 · 发表于 6 天前

刺客无痕发表于 2025-10-14 17:11
前面就是不指定format用autoread，但会报.sv文件有语法错误，单独读入这个ip的.sv文件是不报错的，所以怀 ...

autoread是有些限制，要看到具体问题才知道

verilog是sverilog的子集，指定format为sverilog可以一起读入

刺客无痕 · 发表于 5 天前

zero_0 发表于 2025-10-14 17:58
autoread是有些限制，要看到具体问题才知道

verilog是sverilog的子集，指定format为sverilog可以一起读 ...

好的，谢谢，后面再去试试

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