请教 FVF LDO 为什么瞬态响应快

luminedinburgh

   

nanke 发表于 2025-10-15 10:36
1）开环的nmos sf当然最快了 2）pmos+miller带宽这么低高频响应很差的，除非负载电容足够大。按前面开环sf ...

哈哈精辟，既要又要了

zhanweisu33

   

luminedinburgh 发表于 2025-10-15 11:06
感谢，额外请教这个快环路处理瞬态，主要为了处理阶跃的电流负载吧，处理阶跃负载，Capless LDO 是不是就 ...

An Output Capacitor-Less Low-Dropout Regulatorwith 0–100 mA Wide Load Current Range

迷路大脸猫

   

luminedinburgh 发表于 2025-10-15 11:13
感谢回复，第5条想额外请教，数字电路的电流负载，比如1MHz，CLK延迟链全芯片走完用了10ns，电流负载更像 ...

就看一个模块，上次翻转跟下次翻转，这段间隔，LDO能否把上次翻转造成的脉冲给【抹平了】，假如LDO不能很好地抹平上次的影响，那么下次翻转的干扰会和上次翻转叠加，下下次再叠加，最终失去了【一致性】。这个【一致性】指的是反相器每次翻转的电源起点都是一样的，不会因为上次是否翻转而剧烈变化。这种一致性在一些数模混合的抽电流模块中比较重要，比如单端DAC每次抽的电流是否会影响下次抽的电流的精度。

假如没有这种精度的需求，数字模块的电源怎么做影响都不大，只要逻辑能翻动就行。