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想请问, powerplan相关问题
1. 使用via array与via pillar的差异为? via array其实是via pillar的延伸版? 两者可以一起搭配使用?
2. 虽然via array可以进一步降低电阻减少大驱动cell的EM问题, 但是很容易造成cell上方的routing资源不足? 实务上如何平衡via array与大驱动cell的使用与congestion状况?
3. via array 是否只建议在出pin比较少的大驱动cell或是低VT或是比较高的voltage domain上方使用? 会使用在clock cell上方?比如AOI/OAI 或MBFF cell上方就不太建议?
4. 为何小via接大via时须注意enclosure问题?是因为电阻匹配吗? 比如两层金属在使用via piilar时大小差异很大, 这时大的无法再调整大小就会有DRC, 这个通常如何批量去处理解决? 谢谢大家
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