VCS+XA如何进行verilog-A与verilog的混合仿真

wmzzz

本人混仿小白，我在数字testbench顶层想要调用verilogA组成的.sp模拟文件与数字模块连接要进行仿真
（模拟ADC数据输出给数字模块）
vcsAD.init如下
bus_format _%d;
use_spice -cell anatop;
choose xa -n anatop.sp -c mix.cfg -o results/xa/xa;
经过makefile中命令编译VCS
run_vcs_xa:

                echo "clean up old files"
                rm -rf stack.info* csrc simv* *.fsdb results nova*
               
                echo "mkdir ./results"
                mkdir ./results
               
                # Compile
                echo "verilog compilation"
                vcs \
                        -nc \
                        -full64 \
                        -sverilog \
                        ./test_bench/dpwm_adc9200_tb.v \
                        -f sim_filelist +define+SIM \
                        ./verilog-A/anatop.sp \
                        -ad=./verilog-A/vcsAD.init \
                        -debug_access+all \
                        -l ./results/vcsAms.log
                       
                # Simulate
                echo "run simulation - simv"
                simv \
                        -nc \
                        +COMPARE \
                        -l ./results/simv.log
                       
                mv ./vcs.fsdb ./results/
出现如下错误
Error: Can't find file simv.daidir/ams.cmd.tmp from parser.
Got SIGSEGV

An unexpected termination has occurred in /vault/Linux/synopsys/vcs/2018.09/linux64/bin/vcs1 due to a signal: Segmentation fault
Hostname rdb-sim-02.rdb.com

During Analog Function="doEpicAmsSetup"
During setup for compilation


请问各位大佬，VCS+XA如何进行verilog-A与verilog的混合仿真，跪求指点谢谢各位大佬

wmzzz

verilog-A编写的时候用的.sp文件验证，xa ./file.sp
验证没问题了现在想将模拟的接口接入verilog设计仿真
想着是不是能像例程那样读入spice文件（例程是.spi，我的是调用verilogA的.sp文件），照葫芦画瓢发现好像不太行
蹲大佬解惑，十分感谢