讨论一下DC综合PLL及门控时钟的问题

chenzhao.ee · 发表于 2008-3-10 11:17:06

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时钟输入驱动PLL,PLL的输出与gate_en AND操作后作为门控时钟输出驱动其他的module,在写DC脚本的时候对于这种情况应该怎样加约束?
查了一些DC的资料,create_clock来产生时钟作为PLL的输入,create_generated_clock来产生PLL的输出时钟PLL_FOUT,接下来就是如何根据PLL_FOUT来产生门控时钟,查了一些命令还不知道具体该怎么做,呵呵,也不知道上面所说的这种约束方法对不对,PLL用其.db格式用于DC综合.
哪位给指点一下,谢谢了.

chenzhao.ee · 发表于 2008-3-10 11:31:54

还有就是I/O端口设置约束的时候,由于实际的FLIP-FLOP驱动时钟是门控时钟,那么我们设置输入输出约束的时候其参考时钟也应该是这个门控时钟吧?
大家都来讨论一下安!!

tvman2015 · 发表于 2020-3-4 17:34:54

同问

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