锁相环PLL

zjh2001 · 发表于 2025-9-9 13:56:59

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本帖最后由 zjh2001 于 2025-9-9 14:01 编辑

cppll仿真时，发现vtune在锁定之后中间的部分有一个几十mv的波动，最高有60mv，这是有什么原因导致的呢，困扰小弟许久，恳请好心人解惑。。

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zjh2001 · 发表于 2025-9-9 14:53:14

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striker · 发表于 2025-9-9 16:14:41

相位裕度够吗

zjh2001 · 发表于 2025-9-15 18:27:32

striker 发表于 2025-9-9 16:14
相位裕度够吗

不知道。。。请问要怎么仿真查看一下相位裕度，stb可以吗

fatsnake001 · 发表于 2025-9-16 17:31:59

是周期性的吗

大叔想学ADC · 发表于 2025-9-16 17:49:44

zjh2001 发表于 2025-9-15 18:27
不知道。。。请问要怎么仿真查看一下相位裕度，stb可以吗

用pll的小信号环路参数算，你的pll设计之前。环路相关参数没考虑过吗

zjh2001 · 发表于 2025-9-22 16:57:14

fatsnake001 发表于 2025-9-16 17:31
是周期性的吗

不是周期性的，一开始也有怀疑，然后我把时间拉长，发现就这个点出现了，有点好奇

zjh2001 · 发表于前天 15:41

大叔想学ADC 发表于 2025-9-16 17:49
用pll的小信号环路参数算，你的pll设计之前。环路相关参数没考虑过吗

这个电路是按照之前某个前辈设计的电路基础上改的，换了工艺，我们私下拿来学习用，不是很清楚。。。抱歉，刚看到你的消息

zjh2001 · 发表于前天 15:42

大叔想学ADC 发表于 2025-9-16 17:49
用pll的小信号环路参数算，你的pll设计之前。环路相关参数没考虑过吗

不过这个峰不是周期出现的，只出现一次，应该可以认为是在7u以后锁定把

zhanweisu33 · 发表于前天 15:51

看看UP，DN在这里有没有突然的调整，仿真时间拉长，如果不再出现也没什么

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