PIPELINED ADC设计过程中的疑惑求大神解答

纪念殿下臣 · 发表于前天 15:41

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本帖最后由纪念殿下臣于 2025-9-1 15:58 编辑

菜鸟目前在设计一个2.5bit/stage的pipelined ADC，在仿真ADC动态性能的时候产生了一个疑问，就是pipelined ADC给出每级的数字码输出以后需要将这些数字码乘上或者除上级间增益来对齐得到最终的二进制输出，但是实际的级间增益是通过怎么仿真得到的呀？就是图中Gn-1倒数的实际值，毕竟存在寄生电容等一些因素会造成每一级的增益都不精确为4。目前在仿真过程中是使放大器的闭环增益略微小于4的，而在获得实际Gn-1倒数的时候我是扫描闭环放大器过零点的直流增益，不知道这样对不对。。求大神解答

我现在的目的是想看一看在校准ADC之前能达到多少有效位数。

纪念殿下臣 · 发表于昨天 13:15

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