时钟树综合问题

桦桦

请教一下各位大佬，请问前端设计中分频时钟模块是将分频后的时钟MUX多选一后输出的，应该如何去创建时钟并设置各时钟之间的关系呢？

刮痧永不嫌多

本人小白，回答不一定正确，我的前辈在这方面教我们统一使用频率最快的时钟，如果最快的时钟能综合成功，那么慢的时钟一定能成功

疯子凯凯凯

同一个pin创建不同的时钟，然后physically_exclusive声明一下

Challensys

标题有点歧义了，问的是 CTS 还是 SDC？

桦桦

   

Challensys 发表于 2025-9-1 16:47
标题有点歧义了，问的是 CTS 还是 SDC？

之前的图片好像看不到，补了一张图片，前端在sdc里面把分频时钟定义到了红圈的地方，不加别的约束或cts设置时，CTS时时钟树结构非常混乱，按照图片里的结构是不是可以在clk_out这里重新定义一个时钟？

林冬一

首先要确认这几个分频电路是都没有驱动其他任何逻辑了，如果只是用来分频，分频后的时钟只有经过最后一个mux后才驱动后级寄存器，那么直接在最后一个mux的z端定义最高频即可。如果不是这种情况，定义要麻烦许多

Challensys

   

桦桦 发表于 2025-9-1 19:40
之前的图片好像看不到，补了一张图片，前端在sdc里面把分频时钟定义到了红圈的地方，不加别的约束或cts设 ...

各分频时钟之间需不需要 balance？
图中的 clk0_gate 和 clk1_gate 网表里是不是用的ICG cell？

桦桦

   

Challensys 发表于 2025-9-2 08:04
各分频时钟之间需不需要 balance？
图中的 clk0_gate 和 clk1_gate 网表里是不是用的ICG cell？

1. 分频时钟也是选择后使用的，这样是不是如楼上所说只需要在最后一个MUX的输出定义频率最高的时钟即可，不去care分频时钟是否balance？

2. 没错，使用的是ICG

Challensys

   

桦桦 发表于 2025-9-2 18:36
1. 分频时钟也是选择后使用的，这样是不是如楼上所说只需要在最后一个MUX的输出定义频率最高的时钟即可， ...

需不需要 balance 其实要拉上前端从设计角度来判断。
如果不用 balance，可以将最高频率时钟源定义为主时钟。分频时钟也作定义，但将对应的最后一级MUX输入端设为 ignore pin。（让分频时钟也长时钟树，但不计算/优化 insertion delay）

桦桦

   

Challensys 发表于 2025-9-3 09:43
需不需要 balance 其实要拉上前端从设计角度来判断。
如果不用 balance，可以将最高频率时钟源定义为主时 ...

好的，感谢回复，我试试看~