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[求助] 关于stb仿真的eval error

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发表于 昨天 20:17 | 显示全部楼层 |阅读模式

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想请问下各位大佬，用stb仿真进行了pvt仿真，选择直接输出phase margin等参数，在一些工艺角情况下出现了eval error，但是看该pvt条件下的loop gain db20和phase曲线，对比0dB的相位，确实是正值且大于45°，请问这个error出现的原因是什么呢？是曲线更可信 还是stability summary更可信呢 ？




                               
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