Virtuoso仿真使用verilog建的器件，参数没办法设置成变量

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在使用virtuoso做电路仿真，里面有用到verilog写的逻辑处理模块，写完verilog生成symbol，在原理图里面调用，然后在symbol属性里面有显示出来在verilog里面定义的parameter，如果这些paraeter直接给常数是可以正常运行仿真，如果给这些parameter 给个变量名，然后在ADE L里面copy from cellview，把变量名复制过来，发现复制不过来，好像没办法识别，但是其他的symbol定义的参数变量名可以识别并且复制过来；另外使用verilogA写的模块定义的参数变量也可以识别复制到ADE L里面，不知道为啥只有verilog写的模块不行，求大神帮忙解惑~~

迷路大脸猫

肯定是可以的，可以具体参考ahdlLib里写法，甚至copy出来再修改。

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迷路大脸猫 发表于 2025-8-21 13:56
肯定是可以的，可以具体参考ahdlLib里写法，甚至copy出来再修改。

嗯，用verilogA 是可以的，不知道是不是verilog和verilogA不太一样