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[求助] synplify综合synopsys pcie ctrl ip代码问题

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发表于 2025-8-18 19:56:59 | 显示全部楼层 |阅读模式

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我使用synplify_premier 2018版本,指定xilinx xcvu9p器件,编译synopsys 生成的PCIE CRTL IP,可以综合成功。
后面要使用xilinx dv19p器件,因为synplify 2018版本不支持19p器件,所以升级到了synplify_elite 2023.9版本,
但是用synplify_elite 2023.9版本指定DV19P器件继续编译PCIE ip时,始终报如下错误:netlist error at line 2505466 in work.target_cpl_lut_z312_layer0.verilog: port and net bundle width mismatch!
请问有没有遇到这种问题的?PCIE IP的代码在生成后,始终没修改过。

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另外我查资料发现综合PCIE ip需要加载designware的库,我指定xilinx xcvu9p器件时,能在synplify软件里正常加载designware库,但是指定到DV19P器件时,却无法在synplify软件里正常加载designware库!不知跟这个问题是否有关系?
发表于 2025-8-18 23:37:02 | 显示全部楼层
designware需要synplify Premier版本
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 楼主| 发表于 2025-8-19 11:15:04 | 显示全部楼层


   
ham8665746 发表于 2025-8-18 23:37
designware需要synplify Premier版本


谢谢回复,你说的对,我用2018版本综合时,用的是synplify premier版本,但是升级到2023版本后,好像没有premier版本了,打开就变成了synplify elite版本
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发表于 2025-8-20 12:00:51 | 显示全部楼层


   
sunt8707 发表于 2025-8-19 11:15
谢谢回复,你说的对,我用2018版本综合时,用的是synplify premier版本,但是升级到2023版本后,好像没有 ...


你可以试试2022.09版本,我用过,支持19P器件;更高的没用过,不清楚
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