静态时序分析

新手上路哈哈哈

sdf发标后仿真时,波形里的延时都是在sdf的范围内的，所有工艺角有多处出现x态的错误,应该如何解决，静态时序分析报的路径时序都是过了的

新手上路哈哈哈

pt静态时序分析报告的路径与后仿真波形的延时不一致，pt应该如何检查呀

yuanpin318

1. Verdi里面确认这个x态的源节点。
2. 如果是可以不管的，例如metastability register，在simulation加以控制，去除x态的产生，不允许x态扩散
3. 如果是真的，就要看看STA的constraint，为什么没看到这个问题，是否STA 的constraint错误了，加以改进。

Bradji

楼上说的对

新手上路哈哈哈

   

yuanpin318 发表于 2025-8-10 09:49
1. Verdi里面确认这个x态的源节点。
2. 如果是可以不管的，例如metastability register，在simulation加以 ...

pt的约束，不就是PR吐出来的sdc吗，还需要加别的约束吗

yuanpin318

你不是在问simulation的X态吗？这个解决了吗？metastability register一般由于SDC中设置为不同的clock domain或false path，是不会report的。但simulation不管的，就会看到。这个也是post-layout simulation的目标之一。

关于PT，我是在pre-layout时跑STA，生成SDC给PR，所以PR的SDC，post-layout我不用的，可能别的在用吧。PT怎么样也是sign-off的工具。最后timing有没有问题，也是要PT说了算的，PR的timing report看看就好。