Tessent EDT IP creation flow

wang_uestc · 发表于 2025-8-1 16:12:18

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user guide中提到两种flow：post synthesis flow和pre synthesis flow 见图

可是两种方式都是在 set_context dft -edt 下，在这种mode下貌似无法read RTL，只能用netlist

tessent example中都是在RTL级用 set_context dft -rtl insert EDT，这样无法write_edt_files, 用read tsdb/EDT.tcd遇到一些EDT setting的问题，请问大家用哪种flow做的？

BTW：post synthesis EDT insertion flow based write_edt_files pattern generation and simulation passed already

muhan9527 · 发表于 2025-8-4 16:27:09

read_verilog -f ./filst

wang_uestc · 发表于 2025-8-4 20:13:50

muhan9527 发表于 2025-8-4 16:27
read_verilog -f ./filst

edt mode不行

muhan9527 · 发表于 2025-8-5 09:54:36

wang_uestc 发表于 2025-8-4 20:13
edt mode不行

我们这边是在mbist这一步读入的，要不你尝试下在ijtag这一步读入？

wang_uestc · 发表于 2025-8-5 11:11:43

别的mode没问题，只是无法写出edt file

棉花铁拳 · 发表于 2025-8-13 15:55:30

我这边也是在mbist阶段插入的edt ，你可以试试

wang_uestc · 发表于 2025-8-14 06:11:45

rtl level加edt，tcd文件有edt信息，load tcd就可以

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