逻辑综合问题

daodaier

新手上路哈哈哈 发表于 2025-7-31 08:48
是看check_timing.rpt里面吗，路径已经没有unconstrained_endpoints了

问ai去吧，楼下老哥也说的很清楚了

puxiancheng

新手上路哈哈哈 发表于 2025-7-31 10:10
显示的是，输出端口前一个寄存器有hold违例，应该如何修改参数呀

加仿真选项。要么你就通过后端实现把时序违例解决

Challensys

新手上路哈哈哈 发表于 2025-7-31 10:10
显示的是，输出端口前一个寄存器有hold违例，应该如何修改参数呀

综合网表本来就不修 Hold，有 Hold 违例是正常的。