逻辑综合问题

daodaier

   

新手上路哈哈哈 发表于 2025-7-31 08:48
是看check_timing.rpt里面吗，路径已经没有unconstrained_endpoints了

问ai去吧，楼下老哥也说的很清楚了

dikonpep

   

新手上路哈哈哈 发表于 2025-7-31 10:10
显示的是，输出端口前一个寄存器有hold违例，应该如何修改参数呀

加仿真选项。要么你就通过后端实现把时序违例解决

Challensys

   

新手上路哈哈哈 发表于 2025-7-31 10:10
显示的是，输出端口前一个寄存器有hold违例，应该如何修改参数呀

综合网表本来就不修 Hold，有 Hold 违例是正常的。

新手上路哈哈哈

   

CHN_LJF 发表于 2025-7-31 09:04
你的两个case语句，5bit信号都没用完，最后要加default，这是基本语法

加完default，代码里有别的组合逻辑需要约束吗

ilmkduse

   

新手上路哈哈哈 发表于 2025-7-31 09:12
如何不加default，有什么解决方法吗，能通过约束解决吗

case前赋值也可。这些都比较基础，可以看看书或者做做题。

ilmkduse

   

新手上路哈哈哈 发表于 2025-8-1 13:44
加完default，代码里有别的组合逻辑需要约束吗

约束主要处理些时序的问题，不能影响你的综合。这里有综合指令 full_case，但不推荐这么搞。

zjxxyy

楼上已经说得很清楚乐，你是前仿真，要不care 时序，后仿真吃sdf 才看时序。