捕获时钟是主时钟的2分频。如果算setup，是否能用2T去算timing？

八云紫

捕获时钟是主时钟的2分频。如果算setup，是否能用2T去算timing？

zero_0

如果啥处理都没有，那肯定不能用2T来算呀

八云紫

zero_0 发表于 2025-7-28 10:29
如果啥处理都没有，那肯定不能用2T来算呀

应该需要什么处理呢，这里数据延时已经大于主时钟周期了

2596784844

八云紫 发表于 2025-7-28 10:42
应该需要什么处理呢，这里数据延时已经大于主时钟周期了

不设置是按快时钟周期单周期，看看set_multicycle_path

八云紫

2596784844 发表于 2025-7-28 10:44
不设置是按快时钟周期单周期，看看set_multicycle_path

我是想设置多时钟周期，就是不知道设了有没有问题

2596784844

八云紫 发表于 2025-7-28 10:51
我是想设置多时钟周期，就是不知道设了有没有问题

setup设置n，hold设置n-1，这样就是n周期检查setup。hold还是同边沿。我的建议是你弄个简单模块在综合工具或者pt里面看一下，设置前后timing检查的起点的周期数差别

八云紫

2596784844 发表于 2025-7-28 10:57
setup设置n，hold设置n-1，这样就是n周期检查setup。hold还是同边沿。我的建议是你弄个简单模块在综合工 ...

好的谢谢，我试试

zero_0

假设连续三个上升沿叫T0, T1, T2，你在T0 launch, T2 capture那确实是2T，但你的设计有没有可能是T1 launch呢？这里分三种情况：
1. T1 launch，T2必须capture正确的值，那显然不能用multicycle
2. T1 launch, T4 capture即可，从功能上似乎没问题，但是T2可能会capture到亚稳态，那也不能用multicycle
3. T1 launch, T4 capture即可，连亚稳态传播都无所谓，那设计上不用做任何处理都可以用multicycle

一般的处理就是要保证不会在T1 launch，比如说直接插个clock gating使得launch clock在T1没有有效沿

2596784844

zero_0 发表于 2025-7-28 11:22
假设连续三个上升沿叫T0, T1, T2，你在T0 launch, T2 capture那确实是2T，但你的设计有没有可能是T1 launch ...

他这都已经插入二分频电路了，应该不会是第一种了，不过做gate确实有必要

八云紫

zero_0 发表于 2025-7-28 11:22
假设连续三个上升沿叫T0, T1, T2，你在T0 launch, T2 capture那确实是2T，但你的设计有没有可能是T1 launch ...

理解了谢谢，一个capture内只能有一个有效的发射沿。