大家看看这么写时钟约束有没有问题

唐三彩骆驼

类似于上面的时钟电路，从PLL出来后有个二分频，然后原时钟和二分频时钟经过一个MUX，MUX输出时钟和原时钟，二分频时钟全都送入到设计中。
约束如下：
create_clock -name CK -period T [get_ports ck]
create_generated_clock -name CK_div2 -master_clock CK -source [get_ports ck] -divide_by 2 [get_pins div_2/Q]
create_generated_clock -name gen_CK -master_clock CK -source [get_ports ck] -divide_by 1 [get_pins MUX/Z]
create_generated_clock -name gen_CK_div2 -master_clock CK_div2 -source [get_pins div_2/Q] -divide_by 1 [get_pins MUX/Z] -add
set_clock_groups -name GRP1 -group {gen_CK} -group {gen_CK_div2} -physical_exclusive

请各位大神看一下这个约束有没有什么问题。
1. 在MUX/Z处有没有必要定义生成时钟？
2. 如果有必要，是否在定义一分频生成时钟时加-combinational选项？
3. gen_CK 和gen_CK_div2的clock_group设置是否准确？

zero_0

有必要,
加上最好,
准确

harry_hust

没必要在 mux 后generate clock。DC综合只需要在mux stop clk_div2，让 pll CK 穿过去就行了；PR阶段工具也能自己分析，在mux set_clock_exclusivity即可

wenzheng1998

挺好的，抛开工具来说，这种写法在进行约束检视也很友好