PLL Charge pump電流嚴重不匹配問題

wawafishg · 发表于昨天 20:11

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

各位好我依據下圖的架構(引用自https://www.freepatentsonline.com/7057465.pdf#google_vignette)做了一個Charge pump，並且模擬當UP=DN=1的情況 (PLL 鎖住時)，但是出現了一些問題，如dc分析波形圖顯示，在OPA正負兩端無法達到虛短路的效果，V+的值直接上升至VDD 無論VOUT值為多少，導致最上方PMOS電流極小出現了嚴重不匹配的現象，想請問該如何處理這個問題謝謝各位

zhangyp · 发表于昨天 20:21

这个运放采用N输入差分对是否合适？恐怕无法达到比较低的电压点

wawafishg · 发表于昨天 21:13

zhangyp 发表于 2025-7-21 20:21
这个运放采用N输入差分对是否合适？恐怕无法达到比较低的电压点

想請教一下 "N差分對" 是指 "NMOS差分對"嗎，是要將NMOS輸入端改為PMOS嗎?
或者如果您有更適合的架構可否分享指教，以上，感謝您的回覆

芯电图 · 发表于昨天 21:39

坐等楼下大神

知名大厂芯片岗位：
1、CIPU芯片设计岗 40-80 北京/杭州
2、芯片验证岗 40-80 北京/上海/杭州
3、SOC芯片验证岗 40-80 北京/上海/杭州
更多芯片岗位可+V沟通

gjfds · 发表于 4 小时前

我怎么感觉50和46处pmos up和upb信号反了啊

[求助] PLL Charge pump電流嚴重不匹配問題

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

浏览过的版块

站长推荐 /1