PLL Charge pump電流嚴重不匹配問題

wawafishg

各位好 我依據下圖的架構(引用自https://www.freepatentsonline.com/7057465.pdf#google_vignette)做了一個Charge pump，並且模擬當UP=DN=1的情況 (PLL 鎖住時)，但是出現了一些問題，如dc分析波形圖顯示，在OPA正負兩端無法達到虛短路的效果，V+的值直接上升至VDD 無論VOUT值為多少，導致最上方PMOS電流極小出現了嚴重不匹配的現象，想請問該如何處理這個問題 謝謝各位

zhangyp

这个运放采用N输入差分对是否合适？恐怕无法达到比较低的电压点

wawafishg

   

zhangyp 发表于 2025-7-21 20:21
这个运放采用N输入差分对是否合适？恐怕无法达到比较低的电压点

想請教一下 "N差分對" 是指 "NMOS差分對"嗎，是要將NMOS輸入端改為PMOS嗎?
或者如果您有更適合的架構可否分享指教，以上，感謝您的回覆

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gjfds

我怎么感觉50和46处pmos up和upb信号反了啊

CeleryOK

   

gjfds 发表于 2025-7-22 08:44
我怎么感觉50和46处pmos up和upb信号反了啊

UP和UP_bar没有反；因为电荷泵的Ip电流源就是需要和In电流源用相反的方向激活；可以参考台大的李志毅教授授课：锁相环 PLL 第11讲 巧夺天工 Advanced Charge Pump_哔哩哔哩_bilibili。这个视频里提到的CP，和楼主的设计，是同款

CeleryOK

我之前思考过这个架构：用类似于CMFB一样的运放，减小由于”提供给VCO的输出：Vctrl共模大幅变化”导致的CP沟调。
这种现象就会导致Ip和In电流大小不匹配。

这里就需要注意“Vctrl共模大幅变化”！因此，运放也需要能在共模输入点大幅变化的情况下保持正常工作。
你现在的运放，只有NMOS的差分对输入：因此，你的运放只能工作在共模点很高的情况；就跟2楼回复的是一个意思
你可能需要改成“PMOS+NMOS两个差分对输入”的情况，这种结构就可以实现大摆幅共模输入的情况。

我能想到的就是这样，还请大佬指正！

wawafishg

   

CeleryOK 发表于 2025-7-22 16:53
UP和UP_bar没有反；因为电荷泵的Ip电流源就是需要和In电流源用相反的方向激活；可以参考台大的李志毅教授 ...

兩位前輩好
先感謝兩位的熱心回復


我也是從李教授的影片看到這個架構，並且重看一次影片理解發現我確實接錯了
李教授的影片在PMOS上的UP與UP_bar是指該電晶體是否開關 所以UP=1 VG=0 (因為PMOS開)
但是我的設計中的UP/UP_bar是指 UP=1 VG=VDD 所以造成了這次的錯誤


以上是我的整理 再次感謝兩位前輩的不吝指教

wawafishg

   

CeleryOK 发表于 2025-7-22 17:03
我之前思考过这个架构：用类似于CMFB一样的运放，减小由于”提供给VCO的输出：Vctrl共模大幅变化”导致的CP ...

好的，我再嘗試看看，如果有問題再向您請教，謝謝