SPI的参数SSI_ENH_CLK_RATIO有什么作用

zhaoyujie

请问在新思DW_APB_SSI IP中这个SSI_ENH_CLK_RATIO参数的目的是什么，这里有什么作用吗？ 比如在SSI_ENH_CLK_RATIO=1时给出的两张图片，要如何理解？                                 登录/注册后可看大图

蕾兹曼

别光看图啊，看看描述，最直接的是下面有一段。直接就写着：若是从机只接收，最大频率是多少，既发送又接收频率比又是多少。等于0和等于1都有写的

zhaoyujie

蕾兹曼 发表于 2025-7-22 15:37
别光看图啊，看看描述，最直接的是下面有一段。直接就写着：若是从机只接收，最大频率是多少，既发送又接收 ...

感谢回复，看完spec回头仔细阅读后，这块儿大致搞懂了，就是这段话中ssi_clk是sclk_in的8倍没太想清楚是如何得到的，tc需要3个cycle，也就是synchro最少只需要1个cycle，这块儿是为什么，前辈能否指点一二？

If the target device is transmit and receive, the minimum frequency of ssi_clk is 8 times the maximum expected frequency of the bit-rate clock from the controller device (sclk_in). This minimum frequency is to ensure that data on the controller's rxd line is stable before the controller's shift control logic captures the data. The 8:1 ratio ensures that the target has driven data onto the controller's rxd line three ssi_clk cycles before the data is captured, which is indicated by tc (time before capture) in Figure 2-3.

                               
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蕾兹曼

zhaoyujie 发表于 2025-7-23 11:44
感谢回复，看完spec回头仔细阅读后，这块儿大致搞懂了，就是这段话中ssi_clk是sclk_in的8倍没太想清楚是 ...

我这边pdf说的是The sclk_in signal is double syn to the ssi_clk domain, and then is edge detected.
底下的图(figure 2-3)应该是描述既发送又接收的情况

TAKITANI

4.03a 版本
另外，在 SSI_ENH_CLK_RATIO = 1 下，
To reduce the synchronization delay, the synchronization scheme uses two flip flops: one works on the
positive edge of ssi_clk; and other works on the negative edge of ssi_clk. These flip flops reduce the
synchronization delay to one ssi_clk cycle and enable DW_apb_ssi to work on lower clock ratios. W

zhaoyujie

TAKITANI 发表于 2025-7-23 14:01
4.03a 版本
另外，在 SSI_ENH_CLK_RATIO = 1 下，
To reduce the synchronization delay, the synchronizat ...

4.04a和4.05a版本由12倍变为8倍，可能这里的同步使用的是下降沿同步+上升沿同步的特殊同步器