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[求助] DC综合28nm工艺库出现一些错误

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发表于 昨天 19:05 | 显示全部楼层 |阅读模式
757资产

最近写了个乘法器,想用dc进行综合一下,
但总是出现这样的错误

Error: The target library does not contain all required gates.
Either a NOR, or an AND and an OR gate (two-input) is required for mapping. (OPT-102)
Error: Compile has abnormally terminated.  (OPT-100)

有没有大佬指点一下啊,感谢
这是我的指令

set folder_path "/home/cy/product/test"
set verilog_files [glob -nocomplain "${folder_path}/*.v"]
foreach file $verilog_files {
    puts "正在读取 Verilog 文件: $file"
    read_verilog $file
}
current_design Top_booth_1
set_app_var target_library ../library/tcbn28hpcplusbwp40p140cgcwffg0p99v0c.db

set_app_var link_library ../library/tcbn28hpcplusbwp40p140cgcwffg0p99v0c.db

link
create_clock "clk" -period 14
set_clock_uncertainty -setup 0.15 [get_ports clk]
set_clock_transition 0.12 [get_clocks clk]

write_sdc test.sdc
write_sdf test.sdf
write_file -format verilog -output netlist.v

 楼主| 发表于 3 小时前 | 显示全部楼层
解决了
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