非二进制CDAC阵列的SAR ADC

SEU_Bear

最近看到非二进制CDAC电容阵列做SAR ADC的设计，比如12b的设计，设计整体输出code为15b，对于前面每一bit权重都设计了redundancy，即当前bit权重<后面权重和。

我的疑问是，假设对于12b，总权重是4096，这里的redundancy不仅是对REF BUFFER的settle有效，还可以对其他干扰存在抑制，我理解本质是多对一的效果。
如何来设计每一bit的redundancy。设计这么多redundancy是否有必要？纯完全二进制带点binary compensation是否有效？

SEU_Bear

额外加入redundancy，除了降低转换速度，是否还有其他副作用？Layout如何匹配？

chuchuang

SEU_Bear 发表于 2025-7-9 11:21
额外加入redundancy，除了降低转换速度，是否还有其他副作用？Layout如何匹配？ ...

咋会降低转换速度  setling 90% 才2tao  97% 就4-5tao 了  整体还是快的 没记错的话

SEU_Bear

chuchuang 发表于 2025-7-9 14:30
咋会降低转换速度  setling 90% 才2tao  97% 就4-5tao 了  整体还是快的 没记错的话 ...

你的设计上会故意把Rreference Buffer做弱？这里降低转换速度是因为增加了位数，需要多几个比较cycle。

nanke

不是故意做弱，而是设计一个高速高精度reference buffer功耗面积和和难度比设计sar adc还大。

SEU_Bear

nanke 发表于 2025-7-10 10:18
不是故意做弱，而是设计一个高速高精度reference buffer功耗面积和和难度比设计sar adc还大。 ...

请教下，我不是高速SAR，比如就是一个12b 1M的SAR，假设是同步时钟的话，时钟10几M，对RVB的要求可能主要在耗电上。

请问下实际产品中会做成纯非二进制的CDAC吗？我见过有做binary compensation的，纯非二进制的也是第一次做。

nanke

SEU_Bear 发表于 2025-7-10 13:13
请教下，我不是高速SAR，比如就是一个12b 1M的SAR，假设是同步时钟的话，时钟10几M，对RVB的要求可能主要 ...

看设计成本综合考虑。一般带冗余的更好。

chuchuang

SEU_Bear 发表于 2025-7-10 09:09
你的设计上会故意把Rreference Buffer做弱？这里降低转换速度是因为增加了位数，需要多几个比较cycle。
...

12bit 每次建立4个tao   12bit有冗余4bit  建立时间只要2tao    总时间12*4=48    16*2 =32tao   不是变快了哈？  冗余允许比较器比错 后面的位会补回来  缺点就是要多要电容  后面的16bit 数据还得转换成12位的电路  都有目的哈  找个yizhi 的saradc 视频看看  咸鱼上卖一块钱

SEU_Bear

nanke 发表于 2025-7-10 10:18
不是故意做弱，而是设计一个高速高精度reference buffer功耗面积和和难度比设计sar adc还大。 ...

请教下，如果做binary recombination冗余，layout匹配是否可以达到12b精度？因为这里都是非二进制电容，layout如何匹配？

nanke

SEU_Bear 发表于 2025-7-11 08:59
请教下，如果做binary recombination冗余，layout匹配是否可以达到12b精度？因为这里都是非二进制电容，l ...

10bit只要后仿有检查到容易达到，12bit需要花功夫。电容阵列的画法如果没有经验，可以找一些论文参考，画法越简单越好，画得不好可能layout的寄生都比工艺失配大了。没记错的画，12bit应该单端有1024个unit电容了，画1024个太复杂了，可以简化成几bit+几bit这种。冗余对匹配不构成任何挑战。