GRO-TDC的D触发器亚稳态求助

chenchenxi0217

小弟在设计GRO-TDC，这里想请问下，相邻节点的时间间隔10ps左右的GRO，D触发器应该怎么避免亚稳态？（小弟用的 smic 55nm的工艺，感觉这个工艺D触发器的setup+hold在15ps左右）

tanborui123

我没做过GRO-TDC，不过TDC里面的判决单元确实都挺有讲究，你可以不用传统D触发器，可以考虑用基于灵敏放大器的结构(SAFF),这种结构亚稳态窗口应当是比传统结构短的多。还有一些问题比如你的某个D触发器的输入端在工作时候可能会无法避免的收到两个相差非常小的信号，这个亚稳态你有考虑过怎么消除吗？

chenchenxi0217

tanborui123 发表于 2025-7-8 13:54
我没做过GRO-TDC，不过TDC里面的判决单元确实都挺有讲究，你可以不用传统D触发器，可以考虑用基于灵敏放大 ...

是的，我现在就是用SAbased DFF （在smic55nm 下我做到了13ps左右的meta stability window），不知道大佬有没有性能更好的DFF开发经验？

chenchenxi0217

tanborui123 发表于 2025-7-8 13:54
我没做过GRO-TDC，不过TDC里面的判决单元确实都挺有讲究，你可以不用传统D触发器，可以考虑用基于灵敏放大 ...

至于大佬说的那个问题，我允许我的一个D触发器判断出错，但是不希望看到链上挂载的两个相邻的D触发器同时出错，所以现在想找个meta stability window尽可能小的D触发器

chenchenxi0217

tanborui123 发表于 2025-7-8 13:54
我没做过GRO-TDC，不过TDC里面的判决单元确实都挺有讲究，你可以不用传统D触发器，可以考虑用基于灵敏放大 ...

我现在用的D触发器就是SAbased DFF，但是亚稳态window是13ps，不太能满足我的需求，我希望在链上相邻的两个D触发器不会同时出错

tanborui123

chenchenxi0217 发表于 2025-7-9 16:32
我现在用的D触发器就是SAbased DFF，但是亚稳态window是13ps，不太能满足我的需求，我希望在链上相邻的两 ...

SAFF也有一些改进的版本的，但是不知道能给你改进到多少，不过SAFF应该不至于10多PS啊我感觉，你是不是仿真把offset也算进去了呢。然后我想问问你允许一个D触发器出错的意思是允许一个进入亚稳态？那这个的亚稳态输出你后续怎么处理呢，是还会有同步系统来处理后进入数字电路吗？还有一个办法，可以不用触发器来做判断，用仲裁器结构，仲裁器理论上讲只有两个输入完全相同才有输出亚稳态，不然经过一定的时间都会有确定状态，这个时间也由输入相差来定，如果你后续有同步系统，可以考虑这样做？

chenchenxi0217

tanborui123 发表于 2025-7-9 16:48
SAFF也有一些改进的版本的，但是不知道能给你改进到多少，不过SAFF应该不至于10多PS啊我感觉，你是不是仿 ...

有没有比较有名的SAFF改进的论文可以推荐一下？我允许一个触发器有亚稳态的意思是，比如现在的采样结果是000x1111，x代表了亚稳态出错的位置，这个只会导致1个LSB的错误，并不需要译码器来解决

chenchenxi0217

tanborui123 发表于 2025-7-9 16:48
SAFF也有一些改进的版本的，但是不知道能给你改进到多少，不过SAFF应该不至于10多PS啊我感觉，你是不是仿 ...

我参考的07年的ISSCC
A Double-Tail Latch-Type Voltage Sense Amplifier

tanborui123

chenchenxi0217 发表于 2025-7-9 17:02
有没有比较有名的SAFF改进的论文可以推荐一下？我允许一个触发器有亚稳态的意思是，比如现在的采样结果是 ...

论文你直接去IEEE搜索saff就行，关于那个出错的问题我的意思是，你的输出x需要进入到数字电路吗，因为你做的这个GRO-TDC一般在DPLL里面常见，TDC输出要给到数字滤波器去运算，虽然在数值上这个x是0还是1误差都是1个LSB，但是这个x电平数字电路不能处理吧，还是说你的saff意思是已经包含了latch在内了？