部分input无时序报告，请问是什么原因？

li8664228

写了一个简单的模块，8bit计数器，valid表示有效，set为置位信号(为高时，输出置位data）。

约束文件里面已经约束了所有的input，但时序报告中却缺少data的部分，请问是为啥？
verilog代码：

约束文件

timing_report中只有valid部分

Bealan

1. 可以使用 check_timing 检查是否存在 no_input_delay 的 port；
2. 你这个 timing_rpt 只有一个 timing_path，报告默认只显示最长的；你可以多报几条，看 input data 是否在后面几条 timing_path 里；
3. 你可以直接使用 report_timing -from data 报告这条 timing_path；

li8664228

   

Bealan 发表于 2025-7-21 14:13
1. 可以使用 check_timing 检查是否存在 no_input_delay 的 port；
2. 你这个 timing_rpt 只有一个 timing_ ...

感谢大佬，我试试看