pt时序分析，发现工具把普通门单元认为是sink？

张志强112233

Startpoint: pd_en (input port clocked by clka)
  Endpoint: u_dg/u_ter_ctrl/u49
               (rising clock gating-check end-point clocked by ck50)
  Path Group: **clock_gating_default**
  Path Type: min

  Point                                                   Incr       Path
  ------------------------------------------------------------------------------
  clock clka (rise edge)                                  0.00       0.00
  clock network delay (propagated)                        0.00       0.00
  input external delay                                  200.00     200.00 f
  preload_en (in)                                         0.15 &   200.15 f
  u_scan_en/u2/ZN (INOR2V2)            0.55 &   200.70 f
  u_dg/u_timerl/u13/ZN (NAND2V2)            0.16 &   200.86 r
  u_dg/u_timerl/u49/A2 (NAND3V1)            0.00 &   200.86 r
  data arrival time                                                200.86

  clock ck50 (fall edge)                              10000.00   10000.00
  clock network delay (ideal)                             2.15   10002.15
  clock reconvergence pessimism                           0.00   10002.15
  clock uncertainty                                       0.60   10002.75
  u_dg/u_timerl/u49/A1 (NAND3V1)                   10002.75 f
  clock gating hold time                                  0.00   10002.75
  data required time                                             10002.75
  ------------------------------------------------------------------------------
  data required time                                             10002.75
  data arrival time                                               -200.86
  ------------------------------------------------------------------------------
  slack (VIOLATED)                                               -9801.89

这种把别的门认为sink端，导致时序分析错误，应该如何处理？

2596784844

确认没问题用set disable clock gating check设掉不检查就行