仿真ADC参数时，tran仿真时间较长时遇到边沿变缓慢的问题

AAYZJ · 发表于昨天 00:13

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各位大佬好，最近初学ADC，在验证ADC性能指标的时候，需要接到理想DAC来转换回模拟信号，进而计算相应的参数。在tran仿真时间较长时遇到DAC输出信号边沿变缓慢的问题，具体如图所示。我的输入信号是50k，采样频率约为500k，仿真100us时边沿很陡峭，但一旦仿真时间变长，如1ms、2ms这样，就会变得很缓慢，感觉是仿真精度的问题。请问大家，是这样吗？又应该如何修改呢？

acrofoxAgain · 发表于昨天 06:54

仿真时有没有设置仿真步长？

DT27 · 发表于昨天 10:14

可以在tran仿真的页面里设置maxstep，大概设个10n或100n，具体根据你的仿真精度需求来设就可以了

sutaotao2001 · 发表于 5 小时前

Thank

[求助] 仿真ADC参数时，tran仿真时间较长时遇到边沿变缓慢的问题

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