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查看: 641|回复: 5

[讨论] 提问:VCS仿真工具本身会出现遗漏上升沿的问题么?

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发表于 2025-5-30 01:21:34 | 显示全部楼层 |阅读模式

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       我最近在读《数字IC设计入门》时,作者提到说VCS等仿真工具可能遗漏上升沿,于是在tb中定义了一个更快速的时钟去抓取上升沿,原文和tb代码如图所示。

                               
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我很困惑,对于VCS这样的工业级工具,这对数字IC来说是一个无法容忍的问题,本人之前一直用Modelsim,最近才接触用VCS,很想知道大家怎么看这个问题,欢迎讨论。

                               
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有关vcs仿真的描述

有关vcs仿真的描述

tb定义更快时钟

tb定义更快时钟
发表于 2025-5-30 07:54:29 | 显示全部楼层
不会的,这肯定是作者自己哪里没搞明白在瞎BB
either他写的东西有race condition, or blocking assign 的延时没搞明白是怎么回事
这种书扔了吧
你要不把原始他认为有问题的代码贴出来去仿真看看
发表于 2025-5-30 09:01:29 | 显示全部楼层
同意楼上意见,你那本书该扔了...
发表于 2025-5-30 09:29:36 | 显示全部楼层
好奇书名
发表于 2025-5-30 15:18:12 | 显示全部楼层
本帖最后由 liang88402 于 2025-5-30 15:29 编辑

我觉得有可能是这样的,有个异步时钟域的信号上升沿跟时钟沿特别近(可能在前面一点或者后面一点),或者正好在时钟沿上,异步时钟采这个信号的时候,会采或者不采这个上升沿,因为异步时钟信号的跳变到达本身就是是不确定的(这符合实际电路的行为)。如果工具的策略是这样也没有问题。这个信号跳变后保持,那么会在下个周期采到,如果不能保持,导致漏采,那么就是设计本身问题,有很多cdc同步的方法可以避免这种情况。
同步时钟采同步信号绝对不会出现这种情况。
这本书的说法可能不是太准确,或者只是方便入门读者理解。
发表于 2025-6-27 18:30:24 | 显示全部楼层
如果确保书写的代码不会产生竞争,应该是不会的。
如果要更深入了解,需要去学习Verilog的仿真模型与分层事件队列,所有仿真器都需要满足这个标准。
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