spi client端，读取sclk信号时，为什么都没有考虑过亚稳态问题啊

erwang · 发表于前天 17:17

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请教大佬，spi client端，读取sclk信号时，为什么都没有考虑过亚稳态问题啊，百思不得其解

按我从课本上学的知识，这里显然应该打2拍吧

蕾兹曼 · 发表于昨天 09:20

也不一定采SCLK（因为相对于接收方可能是2分频，甚至不分频），可能直接用SCLK驱动接收处理数据的cell，接收完成后，SCLK域发出握手，传输数据

erwang · 发表于昨天 11:22

蕾兹曼发表于 2025-5-28 09:20
也不一定采SCLK（因为相对于接收方可能是2分频，甚至不分频），可能直接用SCLK驱动接收处理数据的cell，接 ...

谢谢！我看网上所有的实现，也都是这么做的，spi client的时钟是master传过来的，简简单单的同步电路，处理很简单。但是总感觉别扭，有点被 "入侵" 的感觉，自己的电路，怎么被别人使用呢：），而且所有教材上都没有着重提过这种用法，全部都是一个模块，都有自己独立的clk，这种用法，就是一个模块有两个clk了，不仔细分辨，有点混乱的感觉

蕾兹曼 · 发表于昨天 14:10

本帖最后由蕾兹曼于 2025-5-28 14:13 编辑

erwang 发表于 2025-5-28 11:22
谢谢！我看网上所有的实现，也都是这么做的，spi client的时钟是master传过来的，简简单单的同步电路，处 ...

其实打拍对SCLK和mosi打拍也不是不行，就是要求sclk的频率起码要低于slave的工作时钟1/4。1/2时序可能会有不好的地方，具体也不知道（可能是难以满足全双工要求？打了两拍之后，原始输入就到了下一个SCLK周期）。公司前辈说的1/4可以打拍处理

erwang · 发表于昨天 14:39

蕾兹曼发表于 2025-5-28 14:10
其实打拍对SCLK和mosi打拍也不是不行，就是要求sclk的频率起码要低于slave的工作时钟1/4。1/2时序可能会有 ...

这个对CDC友好，感觉上更正统，就是要检测sclk的边沿，稍感麻烦点

我找到个例子

`include "defines.v"
module SPI_SLAVE(
input wire clk ,
input wire rst_n ,
input wire mosi ,
input wire sclk ,
input wire tx_finish ,
input wire start ,
input wire ss_n ,
output wire [`DATA_WIDTH-1:0] data_o ,
//output wire miso ,
output wire r_finish
);
parameter IDLE = 4'b0001 ,
RV_DATA = 4'b0010 ,
FINISH = 4'b0100 ;
wire sclk_posedge ;
wire sclk_negedge ;
wire dec_pos_or_neg_sample;
//wire sclk_posedge ;
//wire sclk_negedge ;
reg sclk_dly ;
reg [`DATA_WIDTH-1:0] data_shift_pos ;
reg [`DATA_WIDTH-1:0] data_shift_neg ;
reg [3:0] state ;
reg [3:0] nx_state ;
reg [3:0] cnt_sclk_pos ;
reg [3:0] cnt_sclk_neg ;
wire [3:0] num_sample_data ;
assign sclk_posedge = ((sclk == 1'b1) && (sclk_dly == 1'b0)) ? 1'b1 : 1'b0;
assign sclk_negedge = ((sclk == 1'b0) && (sclk_dly == 1'b1)) ? 1'b1 : 1'b0;
assign dec_pos_or_neg_sample = (`CPOL == `CPHA) ? 1'b1 : 1'b0;
//assign sclk_posedge = ((sclk == 1'b1) && (sclk_dly == 1'b0)) ? 1'b1 : 1'b0;
//assign sclk_negedge = ((sclk == 1'b0) && (sclk_dly == 1'b1)) ? 1'b1 : 1'b0;
assign num_sample_data = (dec_pos_or_neg_sample) ? cnt_sclk_pos : cnt_sclk_neg;
always @(posedge clk or negedge rst_n) begin
sclk_dly <= sclk;
end
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
state <= IDLE;
end
else begin
state <= nx_state;
end
end
always @(*) begin
nx_state <= IDLE;
case(state)
IDLE: nx_state <= start ? RV_DATA :IDLE;
RV_DATA: begin
if((num_sample_data == 7) && (dec_pos_or_neg_sample) && (sclk_posedge) && (!ss_n)) begin
nx_state <= FINISH;
end
else if((num_sample_data == 7) && (~dec_pos_or_neg_sample) && (sclk_negedge) && (!ss_n)) begin
nx_state <= FINISH;
end
else begin
nx_state <= RV_DATA;
end
end
FINISH: nx_state <= IDLE;
endcase
end
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
cnt_sclk_pos <= 4'd0;
end
else if((state == FINISH)) begin
cnt_sclk_pos <= 4'd0;
end
else if(sclk_posedge) begin
cnt_sclk_pos <= cnt_sclk_pos + 1'b1;
end
else begin
cnt_sclk_pos <= cnt_sclk_pos;
end
end
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
cnt_sclk_neg <= 4'd0;
end
else if (state == FINISH) begin
cnt_sclk_neg <= 4'd0;
end
else if (sclk_negedge) begin
cnt_sclk_neg <= cnt_sclk_neg + 1'b1;
end
else begin
cnt_sclk_neg <= cnt_sclk_neg;
end
end
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
data_shift_pos <= {`DATA_WIDTH{1'b0}};
end
else if((state == RV_DATA) && (sclk_posedge)) begin
data_shift_pos <= {mosi, data_shift_pos[`DATA_WIDTH-1:1]};
end
else if (state == FINISH) begin
data_shift_pos <= {`DATA_WIDTH{1'b0}};
end
else begin
data_shift_pos <= data_shift_pos;
end
end
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
data_shift_neg <= {`DATA_WIDTH{1'b0}};
end
else if((state == RV_DATA) && (sclk_negedge)) begin
data_shift_neg <= {mosi, data_shift_neg[`DATA_WIDTH-1:1]};
end
else if(state == FINISH) begin
data_shift_neg <= {`DATA_WIDTH{1'b0}};
end
else begin
data_shift_neg <= data_shift_neg;
end
end
//assign data_o = dec_pos_or_neg_sample ? data_shift_pos : data_shift_neg;
assign data_o = (state == FINISH) ? (dec_pos_or_neg_sample ? data_shift_pos : data_shift_neg): {`DATA_WIDTH{1'b0}};
assign r_finish = (state == FINISH);
endmodule

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