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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › LVS时，原理图中的30n_vb的port 识别成了N0
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查看: 134|回复: 1

[求助] LVS时，原理图中的30n_vb的port 识别成了N0

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jenciek
发表于 昨天 15:24 | 显示全部楼层 |阅读模式
20资产
LVS后，layout的30N_VB端口与source网表中的No冲突。可原理图中，只有30N_VB这个端口，不存在N0这个端口。
可以怎么解决？
_cgi-bin_mmwebwx-bin_webwxgetmsgimg__&MsgID=3249687028784041469&skey=@crypt_320e.jpg

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Cheney聪

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Cheney聪
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