关于数字版图LVS网表pin数量不匹配问题

njupt_nzt

请问一下DBtech 180nm工艺的数字版图LVS检查出现了如下的Error:

Error: Wrong pin count in file"/home/xuyue4/Desktop/workspace/digital_project/DBtech_project/hall_interface3/layout2_DBtech/hall_interface_cdl2.cdl"at line 3403: expected 4 pins, but found 2

通过检查数字版图的网表发现是每个子模块的pin数量对不上，比如数字版图导出的网表为4个pin，分别为A,Y,vdd,vss，但数字库math提供的cdl只有A，Y，这种问题怎么解决？

dingyisuper1

检查一下有没有做global connect，就是把cell的vdd vss pin和电源的VDD VSS逻辑相连

布线工具人

两种方法，一：把你PR工具里吃的lef里面的stdCell上面的vdd vss干掉（不建议）二：在你的cdl网表里面每个cell上加上vdd vss

njupt_nzt

dingyisuper1 发表于 2025-5-20 17:29
检查一下有没有做global connect，就是把cell的vdd vss pin和电源的VDD VSS逻辑相连

这个pr的时候做过了已经

njupt_nzt

布线工具人 发表于 2025-5-20 18:32
两种方法，一：把你PR工具里吃的lef里面的stdCell上面的vdd vss干掉（不建议）二：在你的cdl网表里面每个ce ...

这个我也想过，但是数字标准单元实在是太多了，就算是find and replace 也很费时间，有没有什么其他办法？

dingyisuper1

再看看savenetlist的时候有没有加 includePowerGround？

布线工具人

njupt_nzt 发表于 2025-5-20 21:57
这个我也想过，但是数字标准单元实在是太多了，就算是find and replace 也很费时间，有没有什么其他办法 ...

匹配替换很简单的呀，%s/\(^\.subckt.*$)\/\1 vdd vss/g 就好了呀