同步峰值电流模BUCK型DCDC芯片设计，在设计仿真和测试中出现异常降频现象

安ly

everny 发表于 2025-5-22 16:58
不知道你现在有没有定位到具体原因。看了你之前的仿真图，我感觉可能真的和你想的一样是封装电感造成的， ...

        感谢大佬的回答，确实我实测芯片时把功率电感的电感值从4.7uh减小到2.2uh后（相当与增大了电感电流的纹波，减小了上管导通时的电感电流值），这个现象就好转了很多。还有，我仿真时发现，减小驱动电流，也就是减缓了上管的导通速度，减小了EMI的影响，也可以优化该现象。
       所以：1、我现在正在做涨铜柱倒装的封装工艺，用来减小寄生电感，但是跟几个封装厂沟通了，都是没法提供寄生电感的预估值，大佬有没有相关经验值？

                 2、就算以上封装工艺可以做到寄生电感很小，但也不可能没有，现目前设计最高电压输入电压28V，负载3.5A，后续估计会设计50-60V，负载5A的，这个噪声影响会更加严重，不可避免，有没有什么方法能够彻底解决这个问题？
                 3、一般来讲，将上管的导通时间、SW电压的下降时间分别设计成多少纳秒比较合适？前后两个死区时间设计成多少纳秒比较合适？（设计的工作频率在250k~2.5MHz）

everny

安ly 发表于 2025-5-23 16:44
感谢大佬的回答，确实我实测芯片时把功率电感的电感值从4.7uh减小到2.2uh后（相当与增大了电感电 ...

根据我之前的仿真经验可以给你一些值做参考，高度70um，直径100um铜柱部分电感0.011nH，作为对比3mm长，18um直径的打线部分电感为8nH。
关于2，3点其实我也没啥建议，这方面我也不太专业，我感觉可以先研究下上管为啥无法正常开启，是不是GS间的电压不对，或者是不是D极的电压不对

安ly

everny 发表于 2025-5-23 18:00
根据我之前的仿真经验可以给你一些值做参考，高度70um，直径100um铜柱部分电感0.011nH，作为对比3mm长，1 ...

感谢您的回答！我是真没想到金属键合会这么大的电感，我仿真只加了2nH/每根，再数了根数进行并联。看来以后需要增加鲁棒设计了。我再仔细仿真，找找原因！
还有大佬有没有做高压DCDC时高速高稳定性的LEVEL UP和LEVEL DOWN电路结构？在实际产品上有应用的，我学习学习

everny

安ly 发表于 2025-5-28 14:59
感谢您的回答！我是真没想到金属键合会这么大的电感，我仿真只加了2nH/每根，再数了根数进行并联。看来以 ...

你多根打线如果线之间距离近的话，实际效果并不是直接并联来算的，实际上只会比单根打线小一点点，最好的减小电感的方式还是直接减小长度。其实我本职不是做电源的，也没法给你太多建议