这个代码在ASIC和FPGA上能综合吗？

隔壁小吴 · 发表于 2025-5-14 14:59:22

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本帖最后由隔壁小吴于 2025-5-16 15:15 编辑

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我感觉它应该能综合出demux才对吧？但是又不确定。

如果能综合的话，会综合出什么？触发器在什么位置？
如果不能综合的话，为什么？

peppermint · 发表于 2025-5-14 21:59:26

本帖最后由 peppermint 于 2025-5-14 22:05 编辑

rst_n ==1'b0 时需要将所有的 buffer_data 都清除，而当 rst_n != 1'b0 时有些合成软件会要求 buffer_data[?] 的 index 不能是变数，所以可能需用 case 的方式列出.

kk2009 · 发表于 2025-5-15 01:14:24

可以综合

daodaier · 发表于 2025-5-15 09:52:09

可以

蕾兹曼 · 发表于 2025-5-16 17:20:41

genvar i;
generate
for(i=0;i<16;i=i+1)
always@(posedge clk,negedge rstn)
if(!rstn)
data[i] <= 0;
else if(sel==i)
data[i] <= wdata;
endgenerate
会不会编译成这样的电路？

轩辕志瑜 · 发表于 2025-5-17 15:50:48

蕾兹曼发表于 2025-5-16 17:20
genvar i;
generate
for(i=0;i

正确的写法

184255 · 发表于 2025-5-22 16:48:57

可以综合，出来的电路参考下面一个回答；就是有sel数量个寄存器，每个寄存器的D端口有选择器这种(也可能会有插入门控时钟的结构)

[求助] 这个代码在ASIC和FPGA上能综合吗？

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