ldmos后仿真出现大电流

In-lucky · 发表于 2025-5-12 09:39:56

版图里面有没有ISO_pocket这个器件1呢，直接在版图里面加上

110006 · 发表于 2025-5-12 11:18:46

从电路上看高压端口进来直接接P50是有问题的，P50的NWELL 是低压阱，仿真VDD电压超过~5v~10v之后应该可以看到有漏电流了吧？不是版图上加ring可以解决。

1093226794 · 发表于 2025-5-12 20:29:49

110006 发表于 2025-5-12 11:18
从电路上看高压端口进来直接接P50是有问题的，P50的NWELL 是低压阱，仿真VDD电压超过~5v~10v之后应该可以看 ...

那就是说高压电路衬底接vdd的地方就不能有低压的pmos了是吗，我这里的电路我给换成pldmos确实是后仿正确了

1093226794 · 发表于 2025-5-12 20:33:47

本帖最后由 1093226794 于 2025-5-12 20:35 编辑

In-lucky 发表于 2025-5-12 09:39
版图里面有没有ISO_pocket这个器件1呢，直接在版图里面加上

没有诶

只有dnw_pocker hv_device_pocket hvbn_pocket 我之前用的hvbn_pocket但是不会套

In-lucky · 发表于 2025-5-12 21:20:40

什么工艺。smic18bcd的，是v3e还是epi

In-lucky · 发表于 2025-5-12 21:23:37

登录/注册后可看大图

可以在版图里面加这个套在pmos上，30是耐压，可以换成你需要的

In-lucky · 发表于 2025-5-12 21:27:09

登录/注册后可看大图

这个也可以试试

In-lucky · 发表于 2025-5-12 21:28:15

hvbn的L和W就是你最后要隔离的pmos整体的L和W

110006 · 发表于 2025-5-13 10:06:50

1093226794 发表于 2025-5-12 20:29
那就是说高压电路衬底接vdd的地方就不能有低压的pmos了是吗，我这里的电路我给换成pldmos确实是后仿正确 ...

可以用低压pmos，但要用带高压隔离的PMOS。因为你这里Vds<5v, 但是V(bulk-psub) 最高到35v。换pldmos的话Vds应该有问题。

1093226794 · 发表于 2025-5-13 17:07:40

110006 发表于 2025-5-13 10:06
可以用低压pmos，但要用带高压隔离的PMOS。因为你这里Vds

我这个库里有个n50_hvbn但是在layout里面选出来和不带hvbn后缀的是一摸一样的。然后还有个hvbn的pocket，这个东西还是没太用明白，直接套的话drc会报错，按上面那么套又没有高耐压的效果。还有大佬为啥pldmos用在vds小于5V会有问题呢

[求助] ldmos后仿真出现大电流